Capacité CoWoS : comment TSMC muscle un maillon stratégique de l'IA

Quand on parle de la puissance de calcul qui fait tourner les grands modèles d'intelligence artificielle, l'attention se porte presque toujours sur le processeur : le nombre de transistors, la finesse de gravure, la génération d'architecture. Pourtant, un accélérateur moderne n'est pas une puce unique. C'est un assemblage minutieux de plusieurs composants — un ou plusieurs dies logiques, des piles de mémoire à haute bande passante, un substrat qui les relie — et la façon dont ces éléments sont réunis compte autant que la façon dont chacun est fabriqué. Ce travail d'assemblage porte un nom : le packaging avancé. Et chez le fondeur taïwanais TSMC, la technologie phare de ce domaine s'appelle CoWoS. Sa capacité de production, longtemps discrète, est devenue l'un des paramètres les plus scrutés de toute la chaîne de valeur de l'IA. Comprendre comment TSMC muscle ce maillon éclaire un pan entier de l'économie du calcul.

Un maillon devenu stratégique

Pendant des décennies, l'histoire des semi-conducteurs s'est écrite au rythme de la loi de Moore : à chaque génération, on gravait des transistors plus petits, plus denses, plus économes. Le progrès venait du front-end, l'étape où l'on dessine et grave les circuits sur la tranche de silicium. L'assemblage final — le back-end — passait pour une opération de finition, robuste mais peu glamour, sans réelle valeur ajoutée technologique.

Cette hiérarchie s'est inversée. À mesure que la finesse de gravure atteint ses limites physiques et que le coût de chaque nouveau nœud grimpe, les gains de performance viennent de plus en plus de la manière dont on combine les puces plutôt que de la manière dont on les grave. Assembler plusieurs petits blocs spécialisés — des chiplets — sur un même substrat, les faire communiquer à très haut débit, y adjoindre de la mémoire au plus près du calcul : voilà le nouveau terrain d'innovation. Le packaging avancé est passé du statut de commodité à celui de levier de différenciation.

CoWoS incarne ce basculement. L'acronyme signifie Chip-on-Wafer-on-Substrate, littéralement « puce sur tranche sur substrat ». Il désigne une famille de techniques dites 2,5D : on ne se contente pas de poser les puces côte à côte sur une carte, on les monte sur un interposeur, une couche intermédiaire truffée de microconnexions qui relie les composants avec une densité et une rapidité impossibles à obtenir autrement. Pour un accélérateur IA, cet interposeur est le pont qui met en communication le cœur de calcul et les piles de mémoire à haute bande passante. Sa qualité conditionne directement la vitesse à laquelle les données circulent — et donc la performance réelle du système.

Dans un accélérateur IA moderne, la performance ne dépend plus seulement de la puissance de calcul brute, mais de la vitesse à laquelle les données atteignent ce calcul. Le packaging est le chemin de ces données.

Ce déplacement du centre de gravité explique pourquoi la capacité de production de CoWoS est devenue un sujet de premier plan. Ce n'est plus une question d'intendance industrielle réservée aux ingénieurs : c'est un paramètre qui pèse sur la disponibilité des accélérateurs, sur les feuilles de route des grands acteurs de l'IA, et sur la répartition de la valeur dans toute la filière.

Genèse d'une technologie patiente

CoWoS n'est pas né avec la vague actuelle de l'IA. La technologie a une histoire longue, faite de paris pris bien avant que le marché ne les récompense. TSMC a développé la première génération de CoWoS autour de 2011, et a introduit sa technique 2,5D dès 2012. À l'époque, l'idée d'un interposeur en silicium pour relier plusieurs puces semblait coûteuse et réservée à des marchés de niche.

Le premier client emblématique fut Xilinx, spécialiste des circuits logiques programmables (FPGA). En s'appuyant sur CoWoS et sur la technologie de vias traversants (TSV, pour through-silicon via), TSMC a réussi à réunir quatre puces gravées en 28 nanomètres sur un même interposeur, formant un composant plus grand et plus performant que ce qu'une seule puce monolithique aurait permis. Ce fut une démonstration précoce d'une idée qui allait devenir centrale : quand on ne peut plus faire une puce plus grande, on en assemble plusieurs.

Les trois branches de la famille CoWoS

Au fil des ans, CoWoS s'est diversifié en plusieurs variantes, chacune adaptée à un compromis différent entre performance, taille et coût. TSMC distingue trois grandes catégories :

• CoWoS-S : la version historique, qui utilise un interposeur en silicium massif. C'est la référence de fiabilité et de densité, longtemps considérée comme l'étalon-or du domaine. Les accélérateurs de la génération précédente, comme les GPU de classe H100, s'appuyaient sur cette variante.
• CoWoS-R : une déclinaison qui remplace l'interposeur silicium par une couche de redistribution (RDL). Elle vise des coûts plus contenus pour des besoins de connexion moins extrêmes.
• CoWoS-L : la génération la plus récente, qui combine des ponts de silicium locaux (LSI) et une couche de redistribution. Cette approche « stitche » plusieurs chiplets ensemble et permet de dépasser la limite dite du réticule — la surface maximale qu'un scanner de lithographie peut exposer d'un seul coup.

Cette dernière variante mérite qu'on s'y arrête, car elle illustre une contrainte physique bien concrète. Les équipements de lithographie ne peuvent imprimer un motif que sur une surface limitée, appelée le champ du réticule. Or les accélérateurs IA les plus ambitieux ont besoin d'interposeurs de plus en plus grands pour accueillir davantage de mémoire et de logique. CoWoS-L répond à ce défi en assemblant plusieurs morceaux au lieu d'un bloc unique, ouvrant la voie à des composants qui dépassent nettement la taille d'un réticule. TSMC prévoit d'atteindre des interposeurs allant jusqu'à environ 9,5 fois la taille d'un réticule à l'horizon 2027, un chiffre qui donne la mesure de la trajectoire.

CoWoS-L existe parce que la physique de la lithographie impose une limite de taille. Quand une puce ne peut plus grandir d'un seul tenant, l'assemblage prend le relais.

Concrètement, les GPU Blackwell de NVIDIA figurent parmi les premiers produits fabriqués avec la génération CoWoS-L. Du côté d'AMD, l'accélérateur MI300 combine l'empilement 3D (SoIC) et le 2,5D CoWoS pour intégrer la mémoire à haute bande passante. Ces exemples montrent que CoWoS n'est pas une technologie de laboratoire : elle est au cœur des produits qui alimentent aujourd'hui les centres de données dédiés à l'IA.

Comprendre l'interposeur en quelques images simples

Pour saisir intuitivement ce que fait CoWoS, une comparaison aide. Imaginons plusieurs bâtiments — les puces — qu'il faut relier par des routes pour que les habitants circulent vite entre eux. On pourrait les poser directement sur un terrain accidenté et tracer quelques chemins : ce serait le packaging classique, fonctionnel mais lent. On peut au contraire construire d'abord une dalle plane et lisse, y graver un réseau dense d'autoroutes, puis poser les bâtiments dessus. Cette dalle, c'est l'interposeur ; les autoroutes, ce sont les microconnexions qui relient les puces. La différence de fluidité entre les deux approches est spectaculaire.

L'appellation 2,5D vient précisément de là. Le packaging traditionnel est dit « 2D » : les composants sont juxtaposés sur un plan. L'empilement complet de puces les unes sur les autres est dit « 3D ». CoWoS occupe une position intermédiaire : les puces restent côte à côte, mais elles reposent sur un interposeur qui joue le rôle d'une couche de connexion à part entière. On parle donc de 2,5D, un entre-deux qui capture une bonne partie des bénéfices du 3D tout en restant plus simple à fabriquer et à refroidir.

Ce compromis explique le succès durable de CoWoS. Il offre une densité de connexion très élevée sans exiger l'empilement vertical intégral, plus délicat à maîtriser sur le plan thermique. Pour la plupart des accélérateurs IA, ce point d'équilibre s'avère idéal : suffisamment de bande passante entre le calcul et la mémoire, une fiabilité éprouvée, et une industrialisation à grande échelle possible. C'est cette combinaison qui a fait de CoWoS le standard de fait du domaine.

Le doublement annuel : lire les chiffres

Venons-en au cœur du sujet : l'expansion de la capacité. Le terme de « doublement annuel » revient souvent, et il correspond à une réalité mesurable, même s'il faut le manier avec précaution. Les chiffres circulant dans la presse spécialisée dessinent une trajectoire ascendante remarquable.

Selon les estimations rapportées par TrendForce et d'autres analystes, la capacité mensuelle de CoWoS chez TSMC serait passée d'environ 35 000 à 40 000 tranches par mois fin 2024 à un niveau de l'ordre de 75 000 à 80 000 tranches par mois d'ici la fin 2025 — soit un quasi-doublement sur un an. Pour 2026, les projections évoquent une cible autour de 120 000 à 140 000 tranches mensuelles en fin d'année, selon TrendForce. Il convient de garder à l'esprit que ces valeurs sont des estimations d'analystes, non des chiffres officiels détaillés communiqués par TSMC ; elles varient légèrement d'une source à l'autre et gagnent à être lues comme des ordres de grandeur.

Période	Capacité CoWoS estimée (tranches/mois)	Dynamique
Fin 2024	≈ 35 000 – 40 000	Point de départ
Fin 2025	≈ 75 000 – 80 000	Quasi-doublement sur un an
Fin 2026 (projeté)	≈ 120 000 – 140 000	Nouvelle forte progression

Ce que ces chiffres racontent, ce n'est pas seulement une addition de machines. C'est une décision industrielle d'ampleur : bâtir de nouvelles usines, installer des équipements dont les délais de livraison se comptent en mois, former des équipes, et le tout à un rythme rarement observé dans le secteur. Doubler une capacité de production complexe en un an relève de la prouesse logistique autant que technologique.

Une demande qui tire l'offre

Pourquoi une telle course ? Parce que la demande d'accélérateurs IA a explosé et que CoWoS s'est retrouvé au point de passage obligé. Les estimations agrégées de demande pour le packaging CoWoS auraient à peu près triplé en deux ans : de l'ordre de 370 000 tranches en 2024, environ 670 000 en 2025, et un volume approchant le million de tranches en 2026, toujours selon les analystes du secteur. Ces chiffres restent des projections, mais la tendance qu'ils traduisent est claire et cohérente d'une source à l'autre.

Ce déséquilibre entre l'offre et la demande a une conséquence directe : pendant une bonne partie de cette période, la capacité CoWoS est décrite comme entièrement réservée — « sold out » dans le vocabulaire du secteur — sur plusieurs trimestres à l'avance. Le dirigeant de TSMC a lui-même reconnu publiquement que la capacité restait très tendue. C'est précisément ce qui explique l'agressivité de l'expansion : il ne s'agit pas de spéculer sur une demande future incertaine, mais de rattraper une demande déjà présente et documentée par les carnets de commandes.

Doubler une capacité en un an n'est pas un pari sur l'avenir : c'est une réponse à une demande déjà inscrite dans les carnets de commandes, parfois sur plusieurs trimestres.

Une bonne nouvelle se dessine néanmoins dans les projections récentes : l'écart entre l'offre et la demande, estimé autour de 20 % à un moment, pourrait se resserrer vers 10 % à la fin 2026 à mesure que les nouvelles capacités entrent en service. Autrement dit, l'expansion commence à porter ses fruits et à détendre progressivement une situation longtemps très serrée.

Les briques industrielles de l'expansion

Derrière les chiffres de capacité, il y a des bâtiments, des sites, des lignes de production. L'expansion CoWoS de TSMC s'appuie sur un réseau d'installations dédiées au packaging avancé, identifiées par des codes en « AP » (pour advanced packaging).

De AP6 à AP8 : la montée en puissance

L'installation AP6, à Zhunan, est entrée pleinement en service fin 2024 et a constitué l'un des premiers relais de croissance. Mais le gros de l'effort repose désormais sur des sites plus vastes. L'usine AP8, à Tainan, se concentre principalement sur l'extension de la capacité CoWoS. Sa surface dépasse les 96 000 mètres carrés, soit environ neuf fois la taille du site AP6 de Zhunan — un changement d'échelle qui traduit l'ambition. L'installation des équipements y a progressé plus vite que prévu, avec un démarrage de la production envisagé au cours de l'année 2025.

Le site AP7, à Chiayi, joue un rôle complémentaire et tourné vers l'avenir. Il est destiné à héberger les technologies de packaging les plus récentes de TSMC : le WMCM (module multipuce au niveau de la tranche), le SoIC (empilement 3D de puces intégrées) et le CoPoS (Chip-on-Panel-on-Substrate). AP7 est planifié en plusieurs phases successives, certaines dédiées à l'expansion du SoIC, d'autres à des productions spécifiques. Sa montée en cadence s'étale de 2026 (démarrage du WMCM) à 2028, horizon visé pour la production de masse du CoPoS, ce qui en fait un pilier de la capacité future plutôt qu'immédiate.

Cette organisation en plusieurs sites, chacun avec sa spécialité et son calendrier, révèle une stratégie d'étagement. TSMC ne mise pas tout sur une seule usine géante : l'entreprise répartit la charge, sécurise plusieurs sources de capacité, et échelonne les investissements pour absorber la demande à court terme tout en préparant les générations suivantes.

Un investissement soutenu dans la durée

L'effort ne se limite pas à une année exceptionnelle. Les dépenses d'investissement (CapEx) consacrées au packaging avancé sont projetées en croissance soutenue sur plusieurs exercices, avec un taux de croissance annuel composé estimé autour de 24 % sur la période 2025–2027 selon TrendForce. Ce chiffre traduit un engagement structurel : TSMC considère le packaging avancé non comme un rattrapage ponctuel, mais comme un axe durable de sa stratégie industrielle.

• AP6 (Zhunan) : entré en service fin 2024, premier relais de croissance.
• AP8 (Tainan) : cœur de l'expansion CoWoS, surface d'environ 96 000 m², montée en cadence dès 2025.
• AP7 (Chiayi) : technologies de pointe (WMCM, SoIC, CoPoS), production échelonnée sur 2026–2028.

L'économie du packaging : où va la valeur

Un des enseignements les plus frappants de cette période, c'est le poids économique que le packaging et la mémoire ont pris dans le coût d'un accélérateur. Longtemps, la logique — le die de calcul gravé au nœud le plus avancé — était perçue comme le poste de coût dominant. Ce n'est plus le cas.

Selon les analyses de coûts publiées par des cabinets spécialisés, la mémoire et le packaging représentent désormais de l'ordre de 60 à 70 % du coût de fabrication (COGS) d'un accélérateur IA. La mémoire à haute bande passante à elle seule peut peser 40 à 50 % du coût de fabrication d'un composant de dernière génération. Ces proportions, à manier comme des estimations, disent une chose essentielle : la valeur s'est déplacée du calcul brut vers ce qui l'entoure et l'alimente.

Prenons un exemple chiffré souvent cité pour donner un ordre de grandeur. Le coût de fabrication estimé d'un accélérateur de classe H100 en format SXM tournerait autour de 3 320 dollars, réparti approximativement entre le die logique (environ 300 dollars sur un nœud avancé de TSMC), la mémoire (autour de 1 350 dollars), le packaging CoWoS-S (environ 750 dollars) et le test et l'assemblage final (environ 920 dollars). Ces montants sont des estimations d'analystes, pas des données officielles, mais leur structure est éloquente : le die de calcul, longtemps vedette, ne représente qu'une fraction modeste du total.

Le die logique, longtemps considéré comme le cœur de la valeur, ne pèse qu'une part modeste du coût d'un accélérateur. La mémoire et l'assemblage dominent désormais l'addition.

Pourquoi la mémoire et le packaging avancent ensemble

Ce déplacement de la valeur vers la mémoire n'est pas un hasard : il est intimement lié à la raison d'être de CoWoS. Les accélérateurs IA sont friands de mémoire à haute bande passante, ces piles de puces mémoire empilées verticalement qui offrent un débit de données considérable. Or cette mémoire ne peut donner sa pleine mesure que si elle est placée au plus près du cœur de calcul, avec des connexions courtes et nombreuses. C'est exactement le rôle de l'interposeur CoWoS : il rapproche physiquement la mémoire du calcul et multiplie les canaux de communication entre les deux.

Autrement dit, on ne peut pas dissocier l'essor de la mémoire à haute bande passante de celui du packaging avancé. Plus les modèles d'IA grossissent, plus ils réclament de mémoire rapide ; plus on empile de mémoire autour du calcul, plus on a besoin d'un interposeur grand et sophistiqué pour tout relier. Les deux dynamiques se nourrissent l'une l'autre. C'est ce qui explique que le packaging et la mémoire pèsent aujourd'hui, ensemble, la majeure partie du coût d'un accélérateur : ils forment un couple indissociable au service de la même finalité, faire circuler les données le plus vite possible.

Cette lecture aide à comprendre pourquoi une contrainte sur CoWoS se répercute immédiatement sur toute la production. Un accélérateur ne peut pas être livré tant que sa mémoire n'est pas assemblée avec son calcul sur un interposeur. Le packaging est la dernière étape déterminante, celle qui réunit tous les composants coûteux déjà fabriqués. Un goulet à ce niveau bloque en aval une valeur considérable, d'où l'attention démesurée que le secteur porte à ce maillon précis.

Le coût du CoWoS lui-même

Le packaging CoWoS a aussi son propre coût, qui varie selon la variante. Les estimations situent le CoWoS-S autour de 750 dollars par composant pour des conceptions de classe H100, tandis que le CoWoS-L, plus complexe car il assemble plusieurs dies, se situerait plutôt entre 1 000 et 1 100 dollars pour un accélérateur de type B200 — un surcoût significatif justifié par la complexité multi-puce. Le prix du packaging CoWoS aurait par ailleurs tendance à augmenter, avec des hausses estimées de l'ordre de 10 à 20 % par an, selon Silicon Analysts.

Cette montée en valeur du packaging a une conséquence intéressante pour TSMC. En capturant une part croissante de la valeur d'un accélérateur, l'entreprise ne se contente plus de graver les puces : elle devient un acteur central de leur assemblage final, ce qui renforce sa position dans la chaîne. Le fondeur devient, selon une formule qui circule dans le secteur, une sorte de « seigneur du packaging » autant que de la gravure.

Comment lire cette expansion : repères pour s'y retrouver

Face à un sujet aussi technique, il est utile de se donner quelques repères de lecture pour interpréter les annonces sans se perdre dans les chiffres. Voici des critères qui aident à évaluer la portée réelle d'une information sur la capacité CoWoS.

Distinguer capacité et demande

La première distinction à faire est celle entre la capacité installée (ce que TSMC peut produire) et la demande (ce que les clients réclament). Un chiffre de capacité en forte hausse n'est pas nécessairement le signe d'une abondance : si la demande croît plus vite encore, la tension persiste. C'est exactement ce qui s'est passé pendant plusieurs trimestres, où le doublement de la capacité coïncidait avec une demande qui doublait aussi. La bonne question n'est pas « la capacité augmente-t-elle ? » mais « augmente-t-elle plus ou moins vite que la demande ? ».

Se méfier des chiffres uniques

Les estimations de capacité et de demande varient d'une source à l'autre, parfois de plusieurs milliers de tranches. Un chiffre isolé, présenté comme une vérité définitive, doit inspirer la prudence. Les fourchettes — « 75 000 à 80 000 tranches » plutôt que « 78 400 tranches » — sont souvent plus honnêtes, car elles reflètent l'incertitude inhérente à ces projections qui émanent d'analystes et non de communications officielles détaillées.

Regarder le calendrier des usines

Une annonce de capacité future n'a de sens qu'au regard du calendrier de mise en service des installations qui la porteront. Une usine dont les équipements ne sont pas encore installés ne produira pas avant plusieurs trimestres. Distinguer la capacité déjà en service de la capacité annoncée pour le futur évite bien des malentendus. AP8 relève de la capacité proche ; AP7, échelonné sur 2026–2028, relève davantage de la trajectoire à moyen terme.

• Capacité vs demande : comparer les deux dynamiques, pas seulement la capacité.
• Fourchettes vs chiffres uniques : privilégier les ordres de grandeur aux précisions trompeuses.
• Calendrier des sites : distinguer capacité en service et capacité projetée.
• Variantes technologiques : ne pas confondre CoWoS-S, CoWoS-R et CoWoS-L, qui n'ont ni le même coût ni les mêmes usages.

Un écosystème qui se structure autour du goulet

L'expansion de TSMC ne se déroule pas en vase clos. Elle s'accompagne d'une recomposition de tout l'écosystème du packaging avancé, où d'autres acteurs prennent leur place.

L'externalisation vers les partenaires OSAT

Pour absorber une demande que ses propres lignes ne suffisent pas à couvrir, TSMC prévoit de confier une partie de la charge CoWoS à des partenaires d'assemblage et de test sous-traitants, les OSAT (Outsourced Semiconductor Assembly and Test). Les estimations évoquent de l'ordre de 240 000 à 270 000 tranches par an externalisées en 2026, principalement vers des acteurs comme Amkor et SPIL. Cette externalisation témoigne d'une approche pragmatique : plutôt que de tout internaliser au risque de créer un goulet, TSMC élargit la base de production en s'appuyant sur un réseau de partenaires qualifiés.

En agrégeant les capacités de TSMC et de ses partenaires, la capacité totale de l'industrie pourrait approcher les 200 000 tranches par mois. Cette mutualisation renforce la résilience de la chaîne : la production ne dépend plus d'un seul site ni d'un seul acteur, ce qui réduit le risque de rupture en cas d'aléa localisé.

L'externalisation vers les OSAT n'est pas non plus une opération triviale. Un partenaire d'assemblage qui prend en charge du CoWoS doit être qualifié : ses lignes doivent produire des composants d'un niveau de qualité comparable à celui des usines de TSMC, avec les mêmes rendements et la même fiabilité. Cette qualification prend du temps et suppose un transfert de savoir-faire soigné. Le fait que TSMC élargisse malgré tout son cercle de partenaires témoigne d'une volonté d'ouvrir les vannes de la production sans sacrifier la qualité, un équilibre délicat que le secteur observe de près.

Une coordination amont indispensable

L'expansion CoWoS ne peut réussir seule. Elle suppose que les fournisseurs d'équipements, les producteurs de matériaux et les fabricants de mémoire suivent le même rythme. Installer de nouvelles lignes de packaging avancé demande des machines spécifiques, dont la fabrication et la livraison s'étalent sur des mois. Multiplier les interposeurs réclame davantage de substrats, de résines, de produits chimiques de haute pureté. Et rapprocher la mémoire du calcul suppose que les piles de mémoire à haute bande passante soient disponibles en quantité suffisante et au bon moment.

Cette interdépendance explique pourquoi les acteurs de la filière coordonnent leurs feuilles de route bien en amont. Un fondeur qui prévoit de doubler sa capacité de packaging communique ses besoins à ses fournisseurs des trimestres à l'avance, afin que chacun dimensionne sa propre production en conséquence. La réussite de l'expansion CoWoS est donc autant une affaire de planification collective que de construction d'usines. Elle illustre une caractéristique profonde de l'industrie des semi-conducteurs : rien n'y avance de façon isolée, tout progresse par ajustements coordonnés d'un écosystème dense de partenaires.

Une concurrence technologique stimulante

La tension sur CoWoS a aussi ravivé l'intérêt pour des approches alternatives de packaging avancé. D'autres fabricants développent leurs propres technologies d'intégration de chiplets, avec des noms différents mais des objectifs comparables : relier plusieurs puces à haute densité pour former des composants plus puissants. Cette émulation est saine pour la filière. Elle offre aux concepteurs d'accélérateurs davantage d'options, stimule l'innovation, et à terme contribue à détendre la disponibilité globale du packaging avancé.

La diversité des approches de packaging avancé est une force pour la filière : elle multiplie les options, stimule l'innovation et réduit la dépendance à un seul chemin technologique.

Il faut y voir un signe de maturité. Un domaine où plusieurs technologies coexistent et se concurrencent est un domaine dynamique, en croissance, qui attire les investissements et les talents. Le packaging avancé, longtemps discret, est devenu un terrain d'innovation à part entière.

Ce que cette expansion dit de l'IA

Au-delà des tranches et des mètres carrés, l'histoire de la capacité CoWoS raconte quelque chose de plus large sur l'état de l'intelligence artificielle et de son infrastructure.

D'abord, elle rappelle que l'IA repose sur une base matérielle très concrète. Les modèles, les algorithmes, les prouesses logicielles ne prennent vie qu'à travers des puces bien réelles, elles-mêmes assemblées dans des usines dont la construction prend des années. Le rythme du progrès en IA est en partie cadencé par le rythme de cette production physique. Comprendre la capacité CoWoS, c'est comprendre l'un des tempos réels du secteur.

Ensuite, elle illustre une leçon d'ingénierie durable : quand une contrainte se déplace, l'innovation la suit. Longtemps concentrée sur la gravure, l'attention s'est portée sur l'assemblage à mesure que la gravure atteignait ses limites. Cette capacité de la filière à identifier son nouveau point critique et à y concentrer ses efforts est précisément ce qui lui permet de continuer à progresser. Le goulet d'aujourd'hui devient le chantier de demain, puis la routine d'après-demain.

Enfin, elle met en lumière une forme de coopération à grande échelle. Fabriquer un accélérateur IA mobilise des concepteurs de puces, des fournisseurs de mémoire, un fondeur, des partenaires d'assemblage, des équipementiers de lithographie. La capacité CoWoS n'est qu'un maillon, mais un maillon qui ne fonctionne que parce que tous les autres tiennent. L'expansion réussie de TSMC dépend de la santé de tout cet écosystème, et réciproquement.

À retenir

Le packaging avancé, longtemps relégué au rang de finition industrielle, s'est hissé au cœur de la performance des accélérateurs d'intelligence artificielle. CoWoS, la technologie phare de TSMC dans ce domaine, en est l'illustration la plus visible.

Quelques points structurent le tableau. La capacité CoWoS de TSMC a connu une trajectoire de forte croissance, avec un quasi-doublement estimé entre fin 2024 et fin 2025, puis une nouvelle progression projetée vers 120 000 à 140 000 tranches mensuelles fin 2026 — des chiffres qui restent des estimations d'analystes. Cette expansion répond à une demande d'accélérateurs qui a environ triplé en deux ans, au point de saturer la capacité disponible pendant plusieurs trimestres. L'effort s'appuie sur un réseau d'usines dédiées (AP6, AP8, AP7) et sur des partenaires d'assemblage qui élargissent la base de production.

Sur le plan économique, le packaging et la mémoire captent désormais la majeure partie du coût d'un accélérateur, reléguant le die logique à une part plus modeste — un renversement qui redistribue la valeur dans toute la filière. Pour lire ces annonces avec justesse, mieux vaut distinguer capacité et demande, préférer les fourchettes aux chiffres uniques, tenir compte du calendrier des usines et ne pas confondre les variantes CoWoS-S, CoWoS-R et CoWoS-L.

En muscle ce maillon, TSMC ne se contente pas d'augmenter un volume de production. L'entreprise consolide une position stratégique, illustre la capacité de la filière à déplacer son effort là où se trouve la nouvelle contrainte, et rappelle que l'intelligence artificielle, si immatérielle qu'elle paraisse, repose sur une infrastructure physique dont chaque maillon compte.

Sources

• TrendForce — TSMC Set to Expand CoWoS Capacity to Record 75,000 Wafers in 2025, Doubling 2024 Output
• Andy Lin — TSMC Advanced Packaging Evolution History
• TrendForce — CoWoS Supply-Demand Gap Seen Narrowing from 20% to 10% by End-2026
• TrendForce — TSMC Speeds Advanced Packaging: AP7 Targets 2026 Output
• TrendForce — TSMC Advanced Packaging CapEx Projected to Grow 24% CAGR in 2025–27
• Silicon Analysts — AI Chip Cost Bridge: Manufacturing Cost Breakdown
• Global Semi Research — TSMC's CoWoS Capacity: Scaling Up, Outsourcing, and Shifting to Next-Gen Packaging