Le packaging avancé, aussi critique que la gravure pour les puces IA

Pendant des décennies, l'histoire du progrès des puces s'est racontée avec un seul mot : la finesse de gravure. On mesurait l'avancée d'un processeur au nombre de nanomètres qui séparaient ses transistors, et l'on tenait pour acquis que réduire ce chiffre suffisait à tout améliorer — vitesse, consommation, densité. Cette histoire reste vraie, mais elle a cessé d'être seule. À côté de la gravure, une seconde discipline a pris une importance équivalente, presque symétrique : la manière dont les puces sont assemblées, empilées et reliées entre elles à l'intérieur d'un même boîtier. C'est le packaging avancé, et pour les accélérateurs d'intelligence artificielle d'aujourd'hui, il compte désormais autant que la gravure elle-même.

Ce déplacement n'est pas une mode passagère ni un détail d'ingénierie. Il traduit une transformation profonde de la façon dont on conçoit les circuits les plus puissants. Là où l'on gravait autrefois une puce unique, monolithique, aussi grande que possible, on assemble aujourd'hui plusieurs morceaux de silicium — des « chiplets » — reliés par des techniques d'interconnexion d'une finesse extrême. Cette bascule porte un nom dans l'industrie : le passage de l'ère « More Moore », centrée sur la miniaturisation du transistor, à l'ère « More than Moore », où l'on gagne en performance en jouant sur l'architecture, l'intégration et l'assemblage autant que sur la gravure.

L'objectif de cet article est de rendre ce basculement lisible. Nous allons expliquer simplement ce qu'est le packaging avancé, pourquoi il a gagné cette place centrale, quelles briques techniques le composent, et ce que cela change concrètement pour les puces qui font tourner l'intelligence artificielle. Chaque donnée chiffrée est sourcée en fin de page, à partir de la documentation des consortiums techniques, de la presse spécialisée et des publications de recherche. Le propos est celui d'une vue d'ensemble : comprendre l'importance stratégique du sujet, plus que détailler un procédé de fabrication en particulier.

Quand la seule miniaturisation ne suffit plus

Pour saisir pourquoi le packaging a pris tant de poids, il faut commencer par comprendre ce qui a ralenti du côté de la gravure. La loi de Moore, énoncée en 1965, décrivait une régularité remarquable : le nombre de transistors que l'on pouvait placer sur une puce doublait à intervalle régulier, à coût maîtrisé. Pendant des décennies, cette progression a semblé presque automatique. Réduire la taille des transistors permettait d'en mettre davantage, de les faire commuter plus vite et de consommer moins par opération. Le gain était triple, et il venait d'une seule action : graver plus fin.

Cette mécanique n'a pas disparu, mais elle s'est compliquée. Passer d'un nœud de gravure au suivant coûte de plus en plus cher, prend de plus en plus de temps, et les gains obtenus se réduisent. Les effets physiques à l'échelle de quelques atomes deviennent difficiles à maîtriser, et le coût de développement d'une puce monolithique de très grande taille sur les nœuds les plus avancés atteint des sommets. La miniaturisation continue de progresser, mais elle ne fournit plus, à elle seule, le bond de performance que réclament les charges de calcul les plus lourdes.

Or ces charges, précisément, n'ont jamais été aussi exigeantes. L'entraînement et l'exécution des grands modèles d'intelligence artificielle réclament une puissance de calcul et une bande passante mémoire qui augmentent plus vite que ce que la seule gravure peut livrer. C'est ce décalage que l'industrie résume par la formule « More than Moore » : la demande de solutions de calcul robustes croît à un rythme qui dépasse les améliorations apportées par la loi de Moore prise isolément. Il fallait donc trouver une autre source de progrès. Cette source, c'est l'assemblage.

La barrière du réticule, un plafond physique

Un obstacle très concret illustre parfaitement pourquoi la puce monolithique a rencontré ses limites : le réticule. Lorsqu'on grave un circuit, on projette son motif sur la plaque de silicium à travers un masque, en une seule exposition. Or cette exposition a une taille maximale, dictée par les équipements de lithographie : historiquement de l'ordre de 26 mm sur 33 mm, soit environ 858 mm² au plus. On ne peut tout simplement pas imprimer, en une fois, un circuit plus grand que cette surface.

Pour les puces d'intelligence artificielle les plus ambitieuses, ce plafond est un vrai problème : elles voudraient être plus grandes que ce que le réticule autorise. Le packaging avancé offre une échappatoire élégante. Plutôt que de tenter d'imprimer une puce géante impossible à fabriquer, on grave plusieurs morceaux plus petits, chacun sous la limite du réticule, puis on les assemble côte à côte ou en hauteur dans un même boîtier. Le résultat se comporte, du point de vue du système, comme un circuit unique dont la surface dépasse largement celle qu'un seul réticule pourrait produire. L'assemblage devient ainsi le moyen de franchir une barrière que la gravure, seule, ne peut contourner.

La limite du réticule plafonne la surface gravable en une seule exposition (~858 mm²). L'assemblage de chiplets la dépasse en réunissant plusieurs morceaux dans un même boîtier.

Quand le progrès du transistor ralentit et que la surface d'une puce approche la limite du réticule de lithographie, la croissance du nombre de transistors se met à stagner. L'assemblage de plusieurs morceaux de silicium devient alors le levier qui prend le relais.

À retenir. Le réticule impose une surface maximale d'environ 858 mm² (26 × 33 mm) gravable en une seule exposition lithographique. Aucune puce monolithique ne peut dépasser cette limite. Le packaging avancé la contourne en assemblant plusieurs chiplets plus petits dans un seul boîtier.

Les chiplets : découper pour mieux régner

Au cœur de cette nouvelle approche se trouve une idée simple à énoncer : au lieu de concevoir une seule grande puce, on la découpe en plusieurs petits blocs fonctionnels, les chiplets, que l'on relie ensuite dans le boîtier. Chaque chiplet peut remplir une fonction précise — cœurs de calcul, mémoire, entrées-sorties, accélérateur spécialisé — et l'ensemble forme un système complet une fois assemblé. Cette modularité, longtemps réservée à des cas particuliers, est devenue une stratégie de conception dominante pour les circuits les plus performants.

Le premier bénéfice de ce découpage est économique, et il tient à une notion technique appelée le rendement. Fabriquer du silicium n'est jamais parfait : des défauts microscopiques apparaissent inévitablement sur la plaque. Plus une puce est grande, plus elle a de chances de tomber sur l'un de ces défauts, et donc d'être inutilisable. En découpant un grand circuit en chiplets plus petits, on réduit la surface de chaque morceau, et donc la probabilité qu'un défaut le condamne. Un défaut ne ruine plus qu'un petit chiplet au lieu d'un immense circuit, ce qui augmente la proportion de pièces fonctionnelles tirées de chaque plaque et fait baisser le coût effectif par unité utile.

Le deuxième bénéfice touche à la souplesse de conception. Les différents chiplets d'un même système n'ont pas besoin d'être gravés sur le même nœud. Les blocs de calcul, qui profitent le plus de la finesse, peuvent être fabriqués sur le procédé le plus avancé, tandis que les blocs d'entrées-sorties ou d'interface, qui n'en tirent guère d'avantage, restent sur un nœud plus mature, plus éprouvé et moins coûteux. On alloue ainsi la gravure de pointe là où elle sert vraiment, plutôt que de la payer pour l'intégralité d'une puce monolithique. Le silicium le plus cher n'est plus gaspillé sur des fonctions qui n'en ont pas besoin.

Simulateur de rendement : monolithique vs chiplets

Pourquoi découper une grande puce en chiplets plus petits améliore-t-il autant l'économie de production ? Ajustez les paramètres pour visualiser le modèle de rendement de Poisson utilisé par l'industrie.

Surface totale de silicium : 700 mm²

Densité de défauts : 0.15 défauts/cm²

Nombre de chiplets : 7

	Puce monolithique	Approche chiplets
Rendement par élément	—	—
Unités fonctionnelles / tranche 300 mm	—	—

→ La même surface de silicium produit — plus d'unités fonctionnelles avec les chiplets.

Modèle de Poisson (Y = e^−D×A), tranche de 300 mm (≈ 70 686 mm² exploitables). Valeurs illustratives basées sur des ordres de grandeur réels du secteur.

Réutiliser, mélanger, accélérer

La logique des chiplets ouvre d'autres avantages que la seule maîtrise du coût. Parce qu'un chiplet est un bloc réutilisable, on peut le décliner d'un produit à l'autre sans tout reconcevoir : un même chiplet de calcul peut équiper plusieurs configurations, un chiplet mémoire peut être associé à différents cœurs. Cette réutilisation réduit ce que l'industrie appelle les coûts d'ingénierie non récurrents — le travail de conception initial d'une puce. Une analyse largement reprise dans le secteur estime que l'intégration hétérogène, en combinant des morceaux de silicium de procédés et de fonctions différents, peut abaisser ces coûts de plus de 30 % et raccourcir le délai de mise sur le marché d'environ 40 %.

Cette modularité change aussi la façon dont on innove. Améliorer un système ne suppose plus nécessairement de tout refondre : on peut faire évoluer un seul chiplet — par exemple le bloc de calcul — tout en conservant les autres. Le cycle de conception s'en trouve accéléré, et le risque associé à chaque nouvelle génération se réduit, puisqu'on ne remet pas en jeu l'ensemble du circuit à chaque itération. Là où la puce monolithique imposait une refonte complète, l'approche par chiplets autorise des progrès plus ciblés et plus fréquents.

Il ne faut toutefois pas présenter les chiplets comme une solution sans contrepartie, car ce ne serait pas honnête. Découper une puce introduit ses propres difficultés : il faut relier les morceaux entre eux avec des interconnexions rapides et fiables, et cet assemblage a un coût qui vient s'ajouter à celui de la gravure. La modularité ne devient rentable que lorsque les gains de rendement et de flexibilité l'emportent sur ce surcoût d'intégration. C'est précisément là que le packaging avancé joue son rôle décisif : c'est lui qui rend l'assemblage suffisamment performant pour que le pari des chiplets soit gagnant.

Les briques du packaging avancé, expliquées simplement

Sous l'expression « packaging avancé » se cache une famille de techniques dont les noms peuvent sembler intimidants. Elles se laissent pourtant expliquer avec des images simples. Le point commun de toutes ces méthodes est de rapprocher les morceaux de silicium et de multiplier les connexions entre eux, pour que l'information circule d'un bloc à l'autre presque aussi vite que si tout était sur une seule puce. Passons en revue les briques essentielles, de la plus courante à la plus fine.

Le 2.5D : poser les puces sur un pont de silicium

La première grande approche s'appelle le 2.5D. L'idée : au lieu de relier les puces par le circuit imprimé classique, relativement grossier, on les pose côte à côte sur une fine couche de silicium intermédiaire appelée interposeur. Cet interposeur agit comme un pont ultra-dense : il porte des milliers de fils minuscules qui relient les puces entre elles avec une finesse impossible à obtenir sur un circuit imprimé ordinaire. Les blocs restent posés à plat, d'où l'appellation « 2.5D » — pas tout à fait 3D, puisqu'on n'empile pas encore, mais bien plus intégré qu'un assemblage plan classique.

Cette technique est aujourd'hui le socle des accélérateurs d'intelligence artificielle haut de gamme. C'est elle, notamment, qui permet de placer les puces de calcul juste à côté de leur mémoire à très haute vitesse, avec entre elles une largeur de connexion considérable. Les interposeurs de silicium modernes offrent un routage d'une extrême finesse, avec des pistes séparées de l'ordre de deux micromètres (les interposeurs les plus avancés descendent en dessous), ce qui autorise des débits de l'ordre du téraoctet par seconde à l'échelle du boîtier. Autrement dit : une autoroute de données entre le calcul et la mémoire, là où le circuit imprimé classique n'offrirait qu'une route de campagne.

Le 3D : empiler pour raccourcir les distances

La deuxième grande approche va plus loin : elle empile littéralement les morceaux de silicium les uns sur les autres. C'est le packaging 3D. Empiler présente un avantage physique décisif : la distance que le signal doit parcourir entre deux blocs devient minuscule, puisqu'ils sont superposés plutôt que côte à côte. Or plus la distance est courte, plus la communication est rapide et moins elle consomme d'énergie. L'empilement rapproche donc les fonctions au point de les faire dialoguer presque comme si elles ne faisaient qu'un.

Pour relier des puces empilées, il faut faire passer les connexions à travers l'épaisseur du silicium. C'est le rôle des vias traversants, souvent désignés par leur sigle anglais TSV : de minuscules tunnels verticaux, remplis de cuivre, qui percent la puce de part en part pour connecter une couche à la couche située au-dessus ou en dessous. Ces vias ont un diamètre de l'ordre de dix à vingt micromètres et permettent l'empilement vertical dense qui caractérise les architectures 3D. Leur fabrication est exigeante — il faut amincir les plaques, creuser des trous très profonds et étroits, puis les remplir de cuivre avec une grande précision — mais c'est ce qui rend l'empilement possible.

L'empilement vertical résout deux problèmes d'un coup : il place les fonctions au plus près les unes des autres, réduisant la distance et donc l'énergie du signal, et il gagne de la surface utile en jouant sur la hauteur là où le plan est saturé.

En 2.5D (gauche), les puces sont posées côte à côte sur un interposeur en silicium qui densifie les connexions. En 3D (droite), elles sont empilées et reliées par des vias traversants (TSV) qui percent le silicium de part en part.

Le collage hybride : la connexion la plus fine

La brique la plus récente et la plus prometteuse s'appelle le collage hybride, ou hybrid bonding. Traditionnellement, on reliait les puces empilées par de petites billes de soudure appelées micro-bumps. Le collage hybride remplace ces billes par un contact direct de cuivre à cuivre entre les surfaces mises en regard : les deux puces sont assemblées de sorte que leurs plots de cuivre se soudent directement, sans intermédiaire. Le résultat est une connexion beaucoup plus fine et beaucoup plus dense.

Les bénéfices sont concrets. Le collage hybride permet des connexions dont le pas — la distance entre deux contacts voisins — descend souvent sous les dix micromètres, ce qui autorise des milliers de liaisons par millimètre carré. En supprimant l'intermédiaire de soudure, il améliore aussi la dissipation de la chaleur et réduit la hauteur totale de l'empilement. Des travaux de recherche relayés dans la littérature spécialisée font état d'une baisse de la résistance thermique de l'ordre de 22 à 47 % et d'une diminution de la hauteur d'empilement de plus de 15 % grâce à cette technique. Concrètement, le collage hybride rapproche encore les couches et multiplie les canaux de communication, poussant l'intégration verticale à un degré de finesse inédit.

À retenir. Le collage hybride remplace les billes de soudure par un contact direct cuivre-cuivre. Résultat : pas sous 10 µm (des milliers de liaisons par mm²), résistance thermique réduite de 22 à 47 % et hauteur d'empilement diminuée de plus de 15 %.

Les approches à base de ponts et le fan-out

Toutes les puces n'ont pas besoin d'un interposeur pleine surface, coûteux à fabriquer. Des approches intermédiaires existent, à base de petits ponts de silicium enfouis. Plutôt que de couvrir toute la surface d'un interposeur, on insère de minuscules ponts localisés uniquement là où deux puces doivent échanger un grand nombre de signaux. On obtient ainsi la finesse de connexion là où elle est nécessaire, sans en payer le coût partout. Cette logique de pont ciblé offre un compromis intéressant entre performance et économie.

Une autre famille, dite fan-out, redistribue les connexions d'une puce sur une surface plus large au moyen de couches de redistribution, sans passer par un interposeur de silicium complet. Cette approche, issue du packaging à l'échelle de la plaque, offre une empreinte réduite et de bonnes performances électriques pour un coût qui se situe entre le substrat organique classique et l'interposeur de silicium. Elle illustre bien la diversité des solutions disponibles : le packaging avancé n'est pas une technique unique, mais une palette dans laquelle chaque concepteur pioche selon ses besoins de performance, de densité et de budget.

La mémoire HBM, vitrine du packaging avancé

S'il fallait désigner un exemple qui incarne à lui seul l'importance du packaging pour l'intelligence artificielle, ce serait la mémoire à haute bande passante, connue sous le sigle HBM. Cette mémoire est le compagnon indispensable des accélérateurs d'IA : les grands modèles doivent brasser d'énormes volumes de données, et la vitesse à laquelle le processeur peut lire et écrire en mémoire détermine largement sa performance réelle. Une puce de calcul très rapide mais mal alimentée en données reste bridée. La HBM existe précisément pour lever ce goulet.

Son principe repose entièrement sur le packaging avancé. Plutôt que d'aligner des puces mémoire côte à côte sur le circuit, la HBM empile plusieurs couches de mémoire les unes sur les autres — de quelques-unes à une douzaine, voire davantage — reliées verticalement par des vias traversants. Cet empilement est ensuite relié au processeur par un bus de données extrêmement large, via un interposeur en 2.5D. On retrouve donc, réunies dans un seul composant, presque toutes les techniques évoquées plus haut : empilement 3D, vias traversants et intégration 2.5D sur interposeur.

La mémoire HBM combine toutes les techniques : couches de DRAM empilées en 3D, reliées verticalement par des vias traversants (TSV), puis connectées au processeur via un interposeur 2.5D. Bande passante résultante : jusqu'à ~3,35 To/s.

Le résultat est une bande passante spectaculaire. La génération HBM3E atteint un débit de l'ordre de 9,8 gigabits par seconde et par broche, ce qui rapproche la bande passante d'une seule pile de la barre du téraoctet par seconde. Pour donner un ordre de grandeur parlant : un accélérateur haut de gamme associé à plusieurs piles de HBM3 atteint une bande passante mémoire d'environ 3,35 téraoctets par seconde (cas du NVIDIA H100 SXM) — de l'ordre de trente-cinq fois celle d'un système de bureau récent à mémoire DDR5 en double canal (environ 90 à 100 Go/s). Cette différence n'est pas cosmétique : c'est elle qui rend possible l'entraînement et l'exécution des modèles les plus lourds à une vitesse acceptable.

À retenir. Un accélérateur haut de gamme avec mémoire HBM3 atteint ~3,35 téraoctets/s de bande passante — environ 35 fois supérieure à un système de bureau en DDR5 (~90-100 Go/s). Cet écart est ce qui rend possible l'entraînement des grands modèles d'IA à une vitesse utile.

Technique	Principe	Apport principal
2.5D (interposeur)	Puces posées à plat sur un pont de silicium ultra-dense	Connexion très large calcul ↔ mémoire, débit à l'échelle du téraoctet/s
3D (empilement)	Morceaux de silicium superposés	Distances de signal minimales, moindre consommation, gain de surface
Vias traversants (TSV)	Tunnels de cuivre verticaux (~10-20 μm) à travers le silicium	Interconnexion des couches empilées
Collage hybride	Contact direct cuivre-cuivre, sans billes de soudure	Pas < 10 μm, milliers de liens/mm², meilleure dissipation thermique
Fan-out / ponts enfouis	Redistribution ou ponts localisés sans interposeur pleine surface	Compromis coût / performance ciblé

Sources : documentation technique Siemens EDA, Wevolver, arXiv et presse spécialisée (voir section Sources). Les valeurs sont des ordres de grandeur représentatifs.

Un composant devenu ressource rare

L'importance prise par ces assemblages se lit aussi dans leur disponibilité. La capacité mondiale de production des assemblages 2.5D les plus demandés a connu une tension marquée, la demande progressant de plus de moitié sur une seule année et l'offre peinant à suivre. Certains clients réservent leur capacité de packaging jusqu'à un an et demi à l'avance. Ce phénomène en dit long : quand une étape de fabrication devient le facteur limitant de toute une industrie, c'est qu'elle est passée du statut de détail technique à celui de ressource stratégique. Le packaging avancé n'est plus l'arrière-boutique de la fabrication de puces ; il en est devenu l'un des maillons critiques.

Cette rareté a une conséquence encourageante : elle stimule l'investissement et la diversification. Les grands fondeurs augmentent leurs capacités d'assemblage, et plusieurs acteurs proposent des approches concurrentes — interposeurs pleine surface, ponts enfouis, empilement par collage hybride. Cette pluralité de solutions est une bonne nouvelle pour le secteur : elle réduit la dépendance à une seule filière et pousse chacun à progresser. Le packaging avancé est aujourd'hui l'un des terrains d'innovation les plus dynamiques du semi-conducteur.

L'ouverture de l'écosystème : vers des chiplets interopérables

Un obstacle aurait pu freiner l'essor des chiplets : l'absence de langage commun. Pour assembler dans un même boîtier des morceaux de silicium provenant de concepteurs différents, encore faut-il qu'ils sachent se parler. Sans norme partagée, chaque fabricant aurait développé ses propres interconnexions propriétaires, et l'on n'aurait jamais pu mélanger librement des chiplets d'origines diverses. La modularité serait restée cantonnée à l'intérieur de chaque maison.

C'est pour lever cet obstacle qu'une norme ouverte a vu le jour : UCIe, pour Universal Chiplet Interconnect Express. Il s'agit d'une spécification qui définit la manière dont les chiplets communiquent à l'intérieur d'un boîtier, avec l'ambition de créer un écosystème ouvert où l'on puisse assembler des blocs de fournisseurs différents comme on assemble aujourd'hui des composants standards. Le consortium qui la porte réunit un éventail impressionnant d'acteurs majeurs de l'industrie du calcul et de la fabrication, ce qui donne à la démarche un poids considérable.

La norme a rapidement mûri. Sa première version est parue en mars 2022, suivie d'une révision 1.1 en août 2023, d'une version 2.0 en août 2024, puis d'une version 3.0 qui pousse les débits de données jusqu'à 48 et 64 gigatransferts par seconde. Ce rythme soutenu montre l'engagement de l'écosystème. L'enjeu de l'interopérabilité est fondamental : une spécification commune permet de bâtir des boîtiers dont la surface dépasse la limite du réticule, de mélanger des composants issus de différents fournisseurs de silicium au sein d'un même boîtier, et d'améliorer les rendements de fabrication en s'appuyant sur des puces plus petites.

Une interconnexion normalisée entre chiplets fait pour le silicium ce que les standards ouverts ont fait pour l'informatique en général : elle transforme des blocs isolés en pièces combinables, et fait passer la conception d'un modèle fermé à un modèle modulaire et ouvert.

Ce que l'ouverture rend possible

L'existence d'une norme partagée ouvre des perspectives qui vont bien au-delà de la simple compatibilité technique. Elle rend envisageable un véritable marché de chiplets, où un concepteur de système pourrait assembler son produit en combinant un bloc de calcul d'un fournisseur, un bloc d'entrées-sorties d'un autre et un bloc spécialisé d'un troisième, un peu comme on assemble aujourd'hui une carte électronique à partir de composants standards. Cette perspective abaisse la barrière d'entrée à la conception de puces performantes et stimule l'innovation en permettant à chacun de se concentrer sur ce qu'il fait de mieux.

Pour que cette promesse se réalise pleinement, il reste du travail : la spécification prévoit des mécanismes de test et de conformité destinés à garantir que des chiplets d'origines diverses fonctionnent réellement ensemble, et cette vérification d'interopérabilité est un chantier exigeant. Mais la direction est claire, et l'adhésion large des acteurs majeurs indique que l'industrie considère cette voie comme structurante pour l'avenir. Le packaging avancé, adossé à des normes ouvertes, devient ainsi le socle d'un écosystème plus modulaire et plus collaboratif.

Pourquoi le packaging est devenu aussi stratégique que la gravure

Reprenons du recul pour rassembler les fils. Ce qui rend le packaging avancé aussi important que la gravure tient en une observation simple : les deux disciplines répondent désormais à la même question — comment fournir toujours plus de performance — mais par des voies complémentaires. La gravure agit à l'échelle du transistor, en le rendant plus petit et plus rapide. Le packaging agit à l'échelle du système, en rapprochant les blocs, en multipliant les connexions et en franchissant les limites que la gravure ne peut contourner seule. L'une ne remplace pas l'autre ; elles se sont mises à progresser ensemble.

Cette complémentarité explique le déplacement du centre de gravité de l'industrie. Longtemps, la course se jouait presque exclusivement sur le nœud de gravure : celui qui gravait le plus fin prenait l'avantage. Aujourd'hui, la performance d'un accélérateur d'intelligence artificielle dépend tout autant de la manière dont ses chiplets sont assemblés, de la bande passante de sa mémoire empilée et de la finesse de ses interconnexions. Un même silicium, mal assemblé, livrera une fraction de son potentiel ; bien assemblé, il atteindra des sommets. Le savoir-faire d'assemblage est devenu un facteur de différenciation de premier plan.

Une valeur économique qui bascule vers l'assemblage

Ce basculement se lit dans les chiffres du marché. Le segment du packaging avancé a représenté un poids économique majeur au sein du marché global du packaging, dont il représentait déjà environ 44 % de la valeur en 2023 selon Yole Group, une part en progression continue. Les projections indiquent une croissance vigoureuse, tirée précisément par la demande des serveurs d'intelligence artificielle et l'adoption des chiplets. Quand une étape autrefois considérée comme secondaire capte une part croissante de la valeur, c'est le signe que l'industrie a réévalué son importance. L'assemblage n'est plus la dernière ligne du devis ; il en est devenu une composante déterminante.

Cette montée en valeur profite à tout un écosystème d'acteurs spécialisés dans l'assemblage et le test, qui voient leur rôle rehaussé. La conception d'une puce performante suppose désormais une collaboration étroite, dès les premières étapes, entre les équipes d'architecture, de packaging, de test et de production. On ne conçoit plus le circuit d'abord et son boîtier ensuite : les deux se pensent conjointement, parce que le choix d'assemblage influence l'architecture autant que l'inverse. Cette co-conception est l'une des évolutions méthodologiques les plus notables de la période récente.

Ce que cela change pour les concepteurs et les utilisateurs

Pour les concepteurs de puces, la conséquence est une palette de leviers élargie. Là où l'on ne disposait que du nœud de gravure pour améliorer un produit, on peut désormais jouer sur le découpage en chiplets, le choix de la technique d'assemblage, la quantité et la disposition de la mémoire empilée, la finesse des interconnexions. Cette richesse d'options permet d'optimiser plus finement chaque produit pour son usage, et d'obtenir des gains de performance là où la seule miniaturisation aurait plafonné. La créativité architecturale retrouve une place centrale.

Pour les utilisateurs finaux — chercheurs, entreprises, développeurs qui font tourner des modèles d'intelligence artificielle — le bénéfice est indirect mais bien réel. Ce sont ces avancées d'assemblage qui rendent possibles les accélérateurs capables d'entraîner et d'exécuter des modèles de plus en plus capables, avec une efficacité énergétique en progrès. Chaque gain de bande passante mémoire, chaque interconnexion plus fine, chaque empilement plus dense se traduit, en bout de chaîne, par des modèles plus rapides, plus puissants ou plus économes à faire fonctionner. Le packaging avancé travaille dans l'ombre, mais son influence irrigue tout l'édifice.

Comprendre le sujet : quelques repères pour s'y retrouver

Face à un vocabulaire dense, il est utile de disposer de quelques repères pour lire l'actualité du secteur sans se perdre. Voici les points de vigilance qui aident à interpréter correctement ce que l'on entend sur le packaging avancé, présentés comme des clés de lecture plutôt que comme des recettes.

Distinguer 2.5D et 3D. Le 2.5D pose les puces à plat sur un interposeur ; le 3D les empile en hauteur. Le premier excelle à relier largement calcul et mémoire ; le second minimise les distances de signal. Beaucoup de produits combinent les deux.
Ne pas confondre gravure et assemblage. Un nœud de gravure très avancé ne garantit pas à lui seul une performance de pointe si l'assemblage ne suit pas. Les deux chiffres — finesse de gravure et technique de packaging — se lisent ensemble.
Repérer la mémoire. La présence et la génération de mémoire empilée à haute bande passante sont souvent un meilleur indicateur de la capacité réelle d'un accélérateur que la seule fréquence de calcul.
Suivre les normes ouvertes. L'adoption d'une interconnexion normalisée entre chiplets est un signal d'un écosystème qui s'ouvre et se modularise, avec à la clé plus de choix et d'innovation.
Garder à l'esprit le compromis coût. Chaque technique d'assemblage a son économie propre ; la plus fine n'est pas toujours la plus appropriée. Le bon choix dépend du besoin de performance, de densité et de budget.

Ces repères ont une vertu durable : ils resteront pertinents même à mesure que les générations de puces se succéderont, parce qu'ils portent sur la logique du domaine plutôt que sur un produit particulier. Comprendre que l'assemblage compte autant que la gravure, savoir distinguer les grandes familles de techniques, mesurer le rôle central de la mémoire : voilà une grille qui permet de suivre l'évolution du secteur sur le long terme.

Un domaine qui reste ouvert et en mouvement

Il serait trompeur de présenter le packaging avancé comme un problème résolu. Plusieurs défis techniques continuent d'occuper les ingénieurs, et il est plus honnête de les reconnaître que de les passer sous silence. La dissipation de la chaleur, notamment, devient plus délicate à mesure que l'on empile les couches : concentrer la puissance dans un volume réduit exige des solutions de refroidissement toujours plus ingénieuses. La fabrication des vias traversants demande un contrôle très fin pour préserver le rendement, car l'amincissement des plaques et le remplissage des tunnels de cuivre introduisent des contraintes mécaniques.

Ces défis ne sont pas des impasses ; ce sont des chantiers actifs, et l'histoire récente montre qu'ils se résolvent progressivement, génération après génération. Le collage hybride, encore récent, illustre bien cette dynamique : il apporte déjà des gains mesurables sur la dissipation thermique et la densité, tout en continuant de mûrir. Le domaine avance par améliorations successives, chacune repoussant un peu plus loin ce que l'assemblage rend possible. Cette progression régulière, moins spectaculaire qu'un bond de gravure mais tout aussi féconde, est l'une des raisons pour lesquelles le packaging avancé restera un moteur de progrès durable.

Ce qu'il faut retenir

Le message central de cet article tient en une phrase : la manière dont on assemble les puces compte aujourd'hui autant que la manière dont on les grave. Pendant longtemps, le progrès des processeurs s'est confondu avec la miniaturisation du transistor. Cette voie continue de compter, mais elle a cessé d'être la seule, parce qu'elle ne suffit plus à répondre aux besoins colossaux de l'intelligence artificielle et parce qu'elle bute sur des limites physiques comme la taille du réticule. Le packaging avancé est venu prendre le relais, ouvrant l'ère « More than Moore » où l'architecture et l'assemblage deviennent des sources de performance à part entière.

Les briques de cette révolution silencieuse sont désormais familières : les chiplets, qui découpent une grande puce en blocs plus petits, plus économiques à fabriquer et plus faciles à réutiliser ; les techniques 2.5D et 3D, qui rapprochent ces blocs sur un interposeur ou les empilent en hauteur ; les vias traversants et le collage hybride, qui multiplient et affinent les connexions ; la mémoire à haute bande passante, vitrine spectaculaire de tout cet édifice ; et les normes ouvertes, qui transforment des blocs isolés en pièces combinables au sein d'un écosystème collaboratif.

Ce qui se dessine, au fond, c'est un élargissement du champ de l'innovation. Là où la course se jouait sur un seul chiffre — le nombre de nanomètres — elle mobilise désormais toute une palette de savoir-faire complémentaires. Cette diversité est une force : elle multiplie les manières de progresser, réduit la dépendance à une seule variable et redonne une place centrale à la créativité architecturale. Comprendre l'importance du packaging avancé, c'est comprendre que le progrès des puces ne se résume plus à graver plus fin, mais à assembler plus intelligemment. Et pour les puces qui portent l'intelligence artificielle, cette manière d'assembler est devenue, sans exagération, aussi décisive que la gravure elle-même.