Nouvelle usine de packaging avancé à Miaoli : TSMC investit dans le goulet d'étranglement

Pour comprendre ce qui rend possible la vague actuelle d'intelligence artificielle, il faut regarder au-delà des puces elles-mêmes et s'intéresser à la manière dont on les assemble. Depuis le comté de Miaoli, dans le nord-ouest de Taïwan, TSMC fait monter en puissance un site de conditionnement avancé qui incarne un tournant discret mais décisif : le fondeur ne se contente plus de graver des transistors toujours plus fins, il investit massivement dans l'art de coller ensemble plusieurs morceaux de silicium sur un même support. Cette technologie, baptisée CoWoS, est devenue le point de passage obligé de presque tous les accélérateurs d'IA du marché. En augmentant sa capacité de conditionnement, TSMC s'attaque directement au maillon le plus tendu de toute la filière et ouvre la voie à une production plus fluide des puces qui font tourner les modèles de langage, la recherche scientifique et les data centers.

L'histoire mérite d'être racontée en détail, car elle éclaire un déplacement profond dans l'industrie des semi-conducteurs. Longtemps, la course technologique se jouait presque exclusivement sur la finesse de gravure : passer de 7 nanomètres à 5, puis à 3, puis à 2. Ce terrain reste crucial, mais un second front s'est ouvert. La question n'est plus seulement « à quel point sait-on graver petit ? », mais « comment intègre-t-on plusieurs puces performantes et de grandes quantités de mémoire dans un seul boîtier ? ». C'est précisément le rôle du conditionnement avancé, et c'est là que se concentre désormais une part grandissante de l'effort d'investissement.

Pourquoi Miaoli occupe une place à part dans la carte de TSMC

Le comté de Miaoli, et plus précisément le canton de Zhunan, abrite l'un des sites de conditionnement avancé les plus significatifs de TSMC : l'installation connue sous le nom d'AP6 (Advanced Packaging Fab 6). Cette usine, entrée pleinement en service fin 2024, réunit sous un même toit plusieurs familles de technologies d'intégration. On y retrouve le SoIC (System on Integrated Chips), l'InFO (Integrated Fan-Out) et le CoWoS (Chip-on-Wafer-on-Substrate), ainsi que des capacités de test avancé. Cette concentration de savoir-faire en fait un pôle de référence pour l'assemblage des puces destinées aux serveurs d'IA.

Il faut être précis sur la géographie, car le paysage industriel taïwanais s'étoffe rapidement. Miaoli n'est pas la seule zone concernée par cette montée en puissance. TSMC développe simultanément plusieurs sites de conditionnement : Zhunan à Miaoli, Taichung, Tainan et Chiayi. Le chantier le plus spectaculaire lancé en 2025 se situe d'ailleurs à Chiayi, où l'installation dite AP7 est appelée à devenir le plus vaste campus de conditionnement avancé du groupe. À Miaoli, c'est donc l'écosystème existant autour de l'AP6 qui sert de socle et de catalyseur à l'expansion, plutôt qu'un site entièrement neuf sorti de terre en 2025.

Le conditionnement avancé n'est plus un simple détail de fin de chaîne. Il est devenu l'un des deux moteurs de l'innovation en semi-conducteurs, aux côtés de la miniaturisation des transistors.

Cette nuance compte, car elle illustre une réalité fréquemment simplifiée dans les discussions grand public. On parle souvent d'une « usine » unique, alors qu'il s'agit en réalité d'un réseau coordonné de fabs de conditionnement réparties sur l'île. Miaoli en constitue un nœud historique et bien réel, avec l'AP6 comme pièce maîtresse, tandis que les investissements les plus récents se déploient aussi ailleurs. Comprendre cette organisation en réseau aide à saisir pourquoi la capacité totale peut croître aussi vite : chaque site apporte sa contribution à un ensemble pensé comme un tout.

Un réseau plutôt qu'une usine isolée

La logique de réseau présente un intérêt stratégique évident. En répartissant les capacités sur plusieurs cantons, TSMC réduit la concentration des opérations et se donne la souplesse d'ajouter des bâtiments là où le foncier, l'énergie et la main-d'œuvre le permettent. À Chiayi, l'AP7 est conçue pour accueillir jusqu'à huit bâtiments de production dédiés notamment au CoWoS-L et au SoIC. Cette architecture modulaire permet d'échelonner les mises en service et d'adapter le rythme à la demande réelle, qui reste extrêmement soutenue.

CoWoS expliqué simplement : coller des puces sur du silicium

Pour apprécier l'importance de ces investissements, il faut comprendre ce que fait concrètement le CoWoS. Le sigle signifie « Chip-on-Wafer-on-Substrate », que l'on peut traduire par « puce sur galette sur substrat ». C'est une technologie dite « 2,5D » : plusieurs puces actives, généralement une puce de calcul (le processeur graphique ou l'accélérateur) et plusieurs piles de mémoire à très haut débit, sont posées côte à côte sur un interposeur en silicium. Cet interposeur joue le rôle d'un plateau de câblage ultra-dense qui relie les composants entre eux.

La séquence d'assemblage se déroule en plusieurs temps. D'abord, la puce de calcul et les piles de mémoire sont fixées sur l'interposeur pendant que celui-ci fait encore partie d'une galette de silicium intacte : c'est la partie « chip on wafer ». Ensuite, la galette peuplée est amincie, découpée, puis chaque interposeur est monté sur un substrat organique : c'est la partie « on substrate ». Le résultat est un boîtier unique qui regroupe une densité de connexions inaccessible à un support classique.

Pourquoi cette complexité ? Parce que les accélérateurs d'IA modernes ont besoin de faire dialoguer une puce de calcul avec plusieurs piles de mémoire à très haut débit, et ce à des vitesses vertigineuses. Un module d'IA actuel embarque une puce logique entourée de 2, 4, 6, 8, voire 12 piles de mémoire ou davantage. Chaque pile compte plus d'un millier de broches de signal reliées à la puce de calcul. Additionnées, ces connexions se chiffrent en dizaines de milliers pour un module complet. Seul un interposeur en silicium peut router autant de signaux avec la finesse et la densité requises. C'est cette prouesse d'intégration qui distingue le conditionnement avancé du montage traditionnel.

Sans conditionnement avancé, impossible de rapprocher suffisamment la mémoire et le calcul pour alimenter les modèles d'IA les plus exigeants. Le boîtier devient alors aussi déterminant que la puce elle-même.

Les familles CoWoS : S, R et L

Le CoWoS n'est pas monolithique. Il se décline en plusieurs variantes, chacune répondant à un besoin précis :

• CoWoS-S : la version historique, à interposeur en silicium plein. C'est le cheval de bataille en volume, celui qui offre la plus grande densité d'interconnexion.
• CoWoS-R : une variante orientée vers des applications de milieu de gamme et des usages spécialisés, avec un interposeur à base de couches de redistribution.
• CoWoS-L : la déclinaison en forte croissance, pensée pour les clients qui veulent une intégration proche du CoWoS sans le coût complet d'un interposeur en silicium plein. Elle utilise des ponts de silicium locaux logés dans un support, ce qui allège la pression sur la capacité de CoWoS-S en dirigeant vers elle les modules qui n'exigent pas le tout dernier palier de bande passante.

Cette segmentation est plus qu'une subtilité technique. Elle permet à TSMC de servir un éventail de clients aux besoins différents tout en optimisant l'usage de ses lignes de production. Un client qui n'a pas besoin du sommet de la gamme peut être orienté vers le CoWoS-L, ce qui libère de la capacité en CoWoS-S pour les modules les plus exigeants. C'est un levier fin d'allocation des ressources, particulièrement précieux dans une période où chaque tranche de capacité compte.

Le goulet d'étranglement : quand le conditionnement devient la contrainte

Voici le cœur du sujet. Pendant longtemps, on considérait que la gravure des puces constituait la limite principale de la production. Cette vision a changé. Le conditionnement avancé, et le CoWoS en particulier, s'est imposé comme le maillon le plus tendu de la chaîne d'approvisionnement de l'IA. En clair : la fabrication des galettes de silicium n'est plus le facteur limitant ; c'est l'assemblage final qui contraint le rythme de production des accélérateurs.

La raison tient à un déséquilibre. La demande d'accélérateurs d'IA a explosé plus vite que la capacité mondiale de conditionnement avancé. Les grands acteurs de la conception de puces se sont retrouvés à réserver de longue main la capacité disponible, laissant peu de marge aux autres. On a ainsi vu apparaître une situation où l'on savait produire les puces de calcul et la mémoire, mais où le nombre de boîtiers assemblables par mois plafonnait. C'est ce plafond que les investissements de TSMC visent à relever.

Indicateur CoWoS de TSMC	Fin 2024	Fin 2025 (visé)	Fin 2026 (visé)
Capacité mensuelle (galettes/mois)	~30 000–35 000	~70 000–80 000	~115 000 et au-delà
Sites de conditionnement clés	AP6 (Zhunan, Miaoli)	+ AP8 (Tainan)	+ AP7 (Chiayi)
Tendance de croissance	Croissance d'environ 80 % par an entre 2022 et 2027 (CAGR annoncé)

Les ordres de grandeur donnent le vertige. La capacité mensuelle de CoWoS serait passée d'environ 30 000 à 35 000 galettes par mois fin 2024 à un objectif de 70 000 à 80 000 fin 2025, avec une projection avoisinant 115 000 galettes par mois fin 2026. TSMC a par ailleurs évoqué une croissance de sa capacité CoWoS de l'ordre de 80 % par an entre 2022 et 2027. Ces chiffres, à prendre comme des indications de trajectoire plutôt que comme des mesures définitives, traduisent un effort industriel de très grande ampleur. Ils expliquent pourquoi le conditionnement occupe désormais une place centrale dans le discours stratégique du groupe.

Pourquoi la tension s'est concentrée sur le conditionnement

Plusieurs facteurs convergent. D'abord, chaque nouvelle génération d'accélérateur embarque davantage de mémoire et des interposeurs plus grands, ce qui consomme plus de capacité de conditionnement par unité produite. Ensuite, le procédé lui-même est délicat : assembler des dizaines de milliers de connexions sans défaut demande un outillage spécialisé et des rendements soigneusement maîtrisés. Enfin, la construction et l'équipement d'une fab de conditionnement prennent du temps. Face à une demande qui grimpe en quelques trimestres, l'offre met mécaniquement plus longtemps à suivre. C'est ce décalage temporel que l'expansion de Miaoli et des autres sites cherche à résorber.

Le vrai facteur limitant s'est déplacé de la gravure vers l'assemblage. Résoudre cette tension, c'est libérer tout le potentiel de la chaîne, de la puce au serveur.

La mémoire à haut débit, partenaire indispensable

Le CoWoS ne prend tout son sens qu'associé à la mémoire à très haut débit, la fameuse HBM (High Bandwidth Memory). Cette mémoire empilée verticalement offre une bande passante colossale, indispensable pour nourrir les puces de calcul en données sans les faire attendre. Sans elle, la puissance brute des accélérateurs resterait sous-exploitée. C'est pourquoi la trajectoire de la HBM éclaire directement celle du conditionnement avancé.

Le marché de la HBM connaît une croissance remarquable. Sa demande a bondi d'environ 130 % sur un an en 2025, et TrendForce projette encore environ 70 % de croissance supplémentaire en 2026. Selon les prévisions de SK hynix, le marché de la HBM pourrait atteindre environ 55 milliards de dollars en 2026 (soit une hausse annuelle de l'ordre de 58 %), et selon Micron, son marché adressable total pourrait s'approcher de 100 milliards de dollars à l'horizon 2028, contre environ 35 milliards en 2025. Ces projections varient selon les analystes et restent des estimations, mais elles convergent toutes vers une même conclusion : la HBM est un pilier de la vague IA.

Trois fournisseurs pour un marché essentiel

La HBM est produite par un cercle restreint d'acteurs : SK hynix, Samsung Electronics et Micron Technology. SK hynix dispose d'une part de marché de tête, autour de 62 % au deuxième trimestre 2025 selon plusieurs sources, grâce à des accords d'approvisionnement conclus tôt avec les grands concepteurs d'accélérateurs. Samsung et Micron complètent l'offre. Les trois industriels annoncent des plans d'expansion de capacité pour accompagner la demande, Samsung visant une hausse notable de sa production et SK hynix relevant fortement ses investissements d'infrastructure.

Ce que révèle cet écosystème, c'est l'interdépendance profonde entre conditionnement et mémoire. Un accélérateur performant a besoin à la fois d'un CoWoS de qualité et de piles de HBM en quantité suffisante. Les deux montées en puissance doivent avancer de concert. Investir dans le conditionnement sans que la mémoire suive, ou l'inverse, ne servirait à rien. La coordination entre TSMC et les fabricants de mémoire est donc un ingrédient silencieux mais essentiel de la fluidité retrouvée de la chaîne.

Qui utilise ces boîtiers et pourquoi cela nous concerne

La quasi-totalité des accélérateurs d'IA de premier plan reposent aujourd'hui sur le CoWoS. Les processeurs graphiques des générations récentes des grands concepteurs, ainsi que les accélérateurs de leurs concurrents directs, sont assemblés selon cette technologie. Autrement dit, quand vous interrogez un modèle de langage, quand un laboratoire fait tourner une simulation moléculaire, ou quand une entreprise entraîne un modèle de vision, il y a de fortes chances que le calcul s'appuie sur des puces conditionnées en CoWoS.

Cette omniprésence explique l'enjeu. Chaque tranche de capacité de conditionnement supplémentaire se traduit, à terme, par davantage d'accélérateurs disponibles, donc par une offre de calcul plus abondante pour la recherche, l'industrie et les services numériques. L'investissement de Miaoli, et plus largement le réseau de sites taïwanais, agit ainsi comme un multiplicateur discret pour l'ensemble de l'économie de l'IA.

• Data centers et fournisseurs de cloud : ils déploient des flottes d'accélérateurs pour proposer de la puissance à la demande. Une meilleure disponibilité des boîtiers CoWoS soutient l'extension de ces infrastructures.
• Recherche scientifique : de la biologie structurale à la climatologie, les modèles gourmands en calcul bénéficient directement d'une offre d'accélérateurs plus fluide.
• Entreprises et développeurs : l'accès à la capacité de calcul conditionne le coût et la faisabilité de nombreux projets d'IA appliquée.

Au-delà du CoWoS : la feuille de route qui se dessine

L'investissement de Miaoli et de ses voisins ne se limite pas à répéter la même recette à plus grande échelle. TSMC prépare en parallèle les générations suivantes de conditionnement, car les besoins ne cessent de croître. Les modules d'IA les plus récents ont déjà dépassé la taille maximale que peut couvrir un seul champ de photolithographie, appelé la limite de réticule (autour de 858 mm² au maximum). Pour aller au-delà, les ingénieurs assemblent des interposeurs plus grands que cette limite, en les « cousant » ou en étendant le procédé.

La feuille de route annoncée est ambitieuse et méthodique. Pour 2027, TSMC évoque un interposeur d'une taille équivalente à 9,5 réticules, capable d'accueillir 12 piles de mémoire de nouvelle génération. Pour 2028, l'objectif serait un interposeur de l'ordre de 14 réticules, portant jusqu'à 20 chiplets de calcul empilés en 3D et 20 modules de mémoire. Et à l'horizon 2029, des interposeurs dépassant 14 réticules, capables d'intégrer jusqu'à 24 piles de mémoire avancée. Ces jalons, présentés par le fondeur, dessinent une trajectoire de densité croissante qui accompagnera les modèles d'IA de demain.

Le passage annoncé vers le panneau : CoPoS

Un mot mérite d'être introduit : le CoPoS, pour « Chip-on-Panel-on-Substrate ». Il s'agit d'une approche de conditionnement au niveau du panneau, techniquement plus exigeante que le CoWoS actuel qui travaille au niveau de la galette ronde. L'idée consiste à passer de galettes rondes à des panneaux rectangulaires de plus grande surface, par exemple de l'ordre de 750 × 620 mm, afin de mieux utiliser la matière et d'accueillir des boîtiers toujours plus grands.

Selon les informations disponibles, TSMC prévoit des lignes pilotes de CoPoS dès 2026 et vise une production de volume entre la fin 2028 et le début 2029. Ce passage au panneau représente un saut d'ingénierie considérable, car il faut adapter tout l'outillage à une géométrie rectangulaire. Mais le gain potentiel est réel : mieux exploiter la surface de conditionnement, c'est produire davantage de boîtiers à partir d'une même quantité d'équipement. C'est une illustration de plus de la façon dont l'innovation se déplace vers l'assemblage.

Du CoWoS au CoPoS, la trajectoire est claire : agrandir la surface utile de conditionnement pour suivre l'appétit des modèles d'IA, sans jamais rogner sur la qualité de l'intégration.

L'ampleur de l'engagement financier

Ces ambitions se traduisent par des montants d'investissement conséquents. TSMC prévoit un budget d'investissement annuel de l'ordre de 52 à 56 milliards de dollars pour 2026, orienté vers les nœuds avancés, les technologies spécialisées et, précisément, le conditionnement avancé. Selon les projections rapportées, la part du conditionnement et des technologies associées pourrait atteindre jusqu'à 20 % de ce budget. Ce chiffre marque un changement d'échelle : le conditionnement représentait environ 8 % des revenus du groupe en 2025 et devrait dépasser 10 % en 2026.

Ce basculement financier confirme, chiffres à l'appui, ce que la trajectoire technique laissait pressentir. Le conditionnement avancé n'est plus une activité périphérique. Il devient une ligne stratégique majeure, soutenue par des investissements dignes de ceux consacrés autrefois à la seule gravure. Miaoli, avec son AP6 déjà opérationnel, s'inscrit dans cette dynamique comme un point d'ancrage éprouvé, autour duquel se greffe l'expansion des nouveaux sites.

Une dimension aussi internationale

L'effort ne se cantonne pas à Taïwan. TSMC a annoncé son intention d'étendre ses investissements aux États-Unis, avec des projets qui incluent de nouvelles fabs de fabrication, des installations de conditionnement avancé et un centre de recherche et développement. Cette dimension internationale répond à une logique de proximité avec les clients et de résilience de la chaîne d'approvisionnement. Elle ne remplace pas le socle taïwanais, dont Miaoli fait partie, mais elle le complète et l'élargit à l'échelle mondiale.

Une brève histoire du conditionnement des puces

Pour mesurer le chemin parcouru, un détour historique éclaire les enjeux actuels. Aux débuts de la microélectronique, le conditionnement se résumait à protéger une puce et à la relier au monde extérieur par quelques dizaines de pattes métalliques. Le boîtier était une coque passive, une simple interface mécanique et électrique. Pendant des décennies, l'essentiel de l'ingéniosité s'est concentré sur la puce elle-même, tandis que son emballage restait un sujet de second rang.

Cette hiérarchie s'est inversée par étapes. À mesure que les puces gagnaient en complexité, le nombre de connexions nécessaires a explosé, passant de quelques dizaines à plusieurs milliers, puis à des dizaines de milliers. Les techniques ont suivi : billes de soudure sous le boîtier, empilement de puces, connexions traversantes dans le silicium. Chaque avancée a rapproché les composants et raccourci les distances que les signaux doivent parcourir. Or, en électronique rapide, la distance est une contrainte : plus un signal voyage loin, plus il consomme d'énergie et plus il ralentit. Rapprocher physiquement les éléments est donc un gain direct de performance et d'efficacité.

Le CoWoS s'inscrit dans le prolongement de cette logique, poussée à un niveau extrême. En posant plusieurs puces sur un interposeur en silicium finement gravé, on obtient des liaisons courtes, denses et rapides entre la puce de calcul et sa mémoire. C'est l'aboutissement d'une longue trajectoire où le conditionnement est passé du statut de simple protection à celui de composant actif de la performance. Comprendre cette évolution aide à saisir pourquoi les investissements de Miaoli et des sites voisins revêtent une portée bien supérieure à une banale extension d'atelier.

2D, 2,5D, 3D : trois manières d'assembler

Trois grandes approches coexistent aujourd'hui, et il est utile de les distinguer pour bien situer le CoWoS :

• Le conditionnement 2D : les puces sont posées à plat sur un substrat, côte à côte, reliées par des pistes classiques. C'est l'approche traditionnelle, robuste mais limitée en densité de connexions.
• Le conditionnement 2,5D : les puces sont posées côte à côte sur un interposeur intermédiaire (en silicium ou équivalent) qui offre un câblage bien plus fin et dense que le substrat seul. Le CoWoS appartient à cette famille. C'est le compromis idéal entre densité et faisabilité pour les accélérateurs d'IA actuels.
• Le conditionnement 3D : les puces sont empilées verticalement, l'une sur l'autre, avec des connexions traversantes. Le SoIC de TSMC relève de cette catégorie. L'empilement vertical réduit encore l'encombrement et raccourcit les liaisons, au prix d'une complexité de fabrication et d'évacuation de la chaleur plus élevée.

Ces approches ne s'opposent pas : elles se combinent. Un module d'IA moderne peut associer de l'empilement 3D pour certaines fonctions et une intégration 2,5D pour relier l'ensemble à la mémoire. Le site de Miaoli, qui réunit CoWoS, SoIC et InFO sous un même toit, incarne précisément cette convergence des techniques. C'est cette polyvalence qui fait sa valeur : il ne s'agit pas d'une ligne unique, mais d'un ensemble de savoir-faire complémentaires réunis au même endroit.

Le rôle discret du rendement et de la qualité

Augmenter la capacité ne se résume pas à installer davantage de machines. Un facteur souvent méconnu conditionne la réussite : le rendement, c'est-à-dire la proportion de modules assemblés qui fonctionnent parfaitement. Dans le conditionnement avancé, chaque boîtier réunit des composants qui valent, individuellement, une fortune. Une puce de calcul de dernière génération et plusieurs piles de mémoire à haut débit représentent une valeur considérable avant même d'être assemblées. Si l'assemblage échoue, c'est l'ensemble qui est perdu, et non un simple morceau de silicium.

Cette réalité place la maîtrise du procédé au cœur de l'équation économique. Un rendement élevé signifie moins de gâchis, un meilleur rapport entre les moyens engagés et les modules livrés, et donc une capacité effective supérieure à moyens constants. C'est pourquoi l'expérience accumulée compte autant que les mètres carrés d'usine. Un site comme l'AP6 de Miaoli, opérationnel depuis fin 2024, bénéficie d'une courbe d'apprentissage déjà bien engagée. Les équipes y ont rodé les procédés, affiné les réglages et identifié les points sensibles. Cette maturité opérationnelle est un atout précieux au moment d'accroître les volumes.

Dans le conditionnement avancé, la qualité n'est pas un supplément d'âme : c'est une composante directe de la capacité utile. Chaque module réussi vaut de l'or, chaque module raté coûte cher.

La montée en cadence s'accompagne donc d'un travail continu sur la fiabilité. Contrôles en cours de fabrication, tests approfondis en fin de ligne, traçabilité fine de chaque étape : autant de garde-fous qui permettent d'augmenter les volumes sans sacrifier la qualité. Cette rigueur explique en partie pourquoi la construction et la mise au point d'une fab de conditionnement demandent du temps. On ne bascule pas instantanément d'un procédé pilote à une production de masse fiable ; il faut franchir chaque palier avec méthode.

La chaleur, un défi d'ingénierie à part entière

Un enjeu mérite d'être souligné, car il grandit avec la densité : l'évacuation de la chaleur. En rapprochant des puces très performantes et de la mémoire dans un boîtier compact, on concentre aussi la puissance dissipée sur une petite surface. Or un composant qui chauffe trop voit ses performances et sa longévité diminuer. Les ingénieurs travaillent donc sur des solutions de dissipation avancées : matériaux conducteurs de chaleur, architectures pensées pour laisser circuler le flux thermique, et parfois intégration de dispositifs de refroidissement au plus près des puces.

Ce défi thermique accompagne chaque saut de densité. Plus les interposeurs grandissent et plus les piles de mémoire se multiplient, plus la gestion de la chaleur devient déterminante. C'est un rappel que le conditionnement avancé est une discipline pluridisciplinaire, où se croisent la physique du silicium, la science des matériaux et l'ingénierie thermique. La réussite d'un module tient à l'équilibre de tous ces paramètres, et pas seulement à la finesse des connexions.

Un écosystème taïwanais dense et coordonné

La force de TSMC ne tient pas seulement à ses propres usines. Elle repose aussi sur un écosystème taïwanais dense de sous-traitants du conditionnement et du test, ainsi que de fournisseurs d'équipements et de matériaux. Face à la demande soutenue, les entreprises taïwanaises spécialisées dans l'assemblage et le test accélèrent elles aussi leurs propres capacités. Cette dynamique collective démultiplie l'effet des investissements du fondeur : ce n'est pas un acteur isolé qui monte en puissance, mais toute une filière régionale qui avance de concert.

Cette concentration géographique présente des avantages concrets. La proximité entre les sites facilite la circulation des composants, le partage des savoir-faire et la coordination fine des cadences. Un module peut passer d'une étape à l'autre sans franchir de grandes distances, ce qui réduit les délais et les risques logistiques. C'est l'un des atouts historiques de Taïwan dans les semi-conducteurs : une densité d'acteurs complémentaires réunis sur un territoire restreint, capables de travailler en écosystème intégré.

Les sites de conditionnement — Zhunan à Miaoli, Taichung, Tainan, Chiayi — ne sont donc pas des îlots isolés. Ils forment un maillage cohérent, adossé à un tissu de partenaires. Cette organisation explique la rapidité avec laquelle la capacité peut croître : chaque nouveau bâtiment s'insère dans un ensemble déjà rodé, où les compétences, les fournisseurs et les procédés sont disponibles. L'expansion de Miaoli profite ainsi de tout ce que l'écosystème a accumulé au fil des années.

La véritable prouesse taïwanaise, c'est moins une usine géante qu'un écosystème fin et coordonné, où chaque acteur trouve sa place dans un ensemble pensé pour avancer vite et bien.

Ce que cela change pour l'accès au calcul d'IA

Au-delà des considérations techniques, l'expansion du conditionnement a une conséquence très concrète : elle influence la disponibilité et, à terme, le coût d'accès à la puissance de calcul pour l'IA. Quand le maillon de l'assemblage est saturé, les accélérateurs se font rares et leur accès devient un privilège réservé aux acteurs les mieux positionnés. Détendre ce maillon, c'est élargir progressivement le cercle de ceux qui peuvent construire avec l'IA.

Ce mécanisme mérite d'être expliqué pas à pas. Une capacité de conditionnement plus abondante permet de produire davantage de modules par mois. Ces modules alimentent les serveurs des data centers, qui offrent ensuite de la puissance de calcul à la demande. Plus l'offre de serveurs est fournie, plus la puissance devient accessible, et plus les projets d'IA qui butaient sur la rareté du matériel deviennent réalisables. La chaîne va de l'interposeur en silicium jusqu'au chercheur ou à l'entreprise qui, au bout du fil, entraîne ou déploie un modèle.

Cette fluidité retrouvée profite en priorité à ceux qui, jusqu'ici, peinaient à accéder à la ressource. Laboratoires académiques, jeunes pousses, équipes de recherche appliquée : autant d'acteurs pour qui la disponibilité et le coût du calcul font la différence entre un projet réalisable et un projet reporté. En relevant le plafond du conditionnement, TSMC contribue, indirectement mais réellement, à démocratiser l'accès aux moyens de l'IA. C'est l'un des effets les plus positifs et les moins visibles de cet effort industriel.

Un levier puissant, mais pas une solution instantanée

Il faut rester mesuré. Augmenter la capacité de conditionnement est un levier puissant, mais il agit avec un décalage. Construire et équiper une fab, roder les procédés, monter en rendement : tout cela prend des trimestres. De plus, la demande d'accélérateurs continue de croître dans le même temps. L'objectif n'est donc pas de créer un surplus soudain, mais de rattraper et d'accompagner une demande qui reste vigoureuse. C'est un travail de fond, patient, qui porte ses fruits progressivement plutôt que d'un seul coup.

Comment lire cet investissement avec le recul nécessaire

Il serait tentant de résumer l'affaire à une simple annonce de capacité supplémentaire. La réalité est plus riche et plus intéressante. Ce que révèle la montée en puissance du conditionnement à Miaoli et ailleurs, c'est une recomposition de la valeur dans l'industrie des semi-conducteurs. La performance d'une puce ne se mesure plus seulement à la finesse de ses transistors, mais à la manière dont on l'assemble avec de la mémoire et d'autres puces. L'assemblage devient un art de haute précision, aussi déterminant que la gravure.

Cette recomposition profite à l'ensemble de l'écosystème de l'IA. Une capacité de conditionnement plus abondante signifie, à terme, des accélérateurs plus accessibles, une offre de calcul plus fluide et des projets qui deviennent réalisables là où ils butaient auparavant sur la rareté du matériel. C'est une bonne nouvelle pour les chercheurs, les développeurs et les entreprises qui construisent avec l'IA. Le maillon le plus tendu de la chaîne se détend progressivement, et c'est toute la filière qui respire mieux.

Pour autant, la prudence intellectuelle s'impose sur les chiffres. Les projections de capacité, les parts de marché de la mémoire ou les jalons de la feuille de route sont des indications de trajectoire, souvent arrondies et sujettes à révision selon les trimestres. Elles émanent de sources sérieuses (analystes spécialisés, presse technique, communications du fondeur), mais elles décrivent un futur en construction. La bonne posture consiste à retenir les ordres de grandeur et la direction générale, sans figer des valeurs précises qui évolueront.

À retenir

• Miaoli est un site réel et central : l'installation AP6, à Zhunan, réunit CoWoS, SoIC et InFO, et sert de socle à l'expansion du conditionnement avancé de TSMC depuis fin 2024.
• Le CoWoS est le point de passage de l'IA : cette technologie 2,5D relie puce de calcul et mémoire à haut débit sur un interposeur en silicium, avec des dizaines de milliers de connexions.
• Le conditionnement est devenu le facteur limitant : plus que la gravure, c'est l'assemblage qui contraignait le rythme de production des accélérateurs. Les investissements visent à lever cette tension.
• La trajectoire est ascendante : capacité en forte hausse, feuille de route jusqu'à 2029, passage progressif vers le conditionnement au niveau du panneau (CoPoS).
• Prudence sur les chiffres exacts : les données de capacité et de marché sont des estimations arrondies, à lire comme des tendances plutôt que comme des mesures définitives.

En définitive, l'investissement de TSMC dans le conditionnement avancé, dont Miaoli est un pilier bien réel, raconte une transformation silencieuse de l'industrie. Le progrès de l'IA ne repose pas seulement sur des algorithmes plus astucieux ni sur des transistors plus petits, mais aussi sur la capacité, très concrète, à assembler la matière avec une précision extrême. En relevant le plafond du conditionnement, le fondeur contribue à débloquer l'un des maillons les plus stratégiques de la chaîne, et prépare le terrain des générations d'accélérateurs à venir. C'est un rappel utile : derrière chaque avancée logicielle spectaculaire, il y a des usines, des procédés et des choix industriels qui rendent le tout possible.

Sources

• Nomad Semi — TSMC's CoWoS capacity (capacités et trajectoire de conditionnement)
• TrendForce — TSMC ramps up CoWoS capacity across Taiwan (AP6 Zhunan, sites)
• Introl — CoWoS and Advanced Packaging (fonctionnement du CoWoS, familles S/R/L)
• Tom's Hardware — Feuille de route CoWoS de nouvelle génération (interposeurs, réticules, 2027–2029)
• TrendForce — TSMC advances panel-level packaging (CoPoS, calendrier)
• SK hynix Newsroom — Perspectives du marché HBM 2026
• Dealroom — TSMC investit jusqu'à 20 % de son capex dans le conditionnement avancé
• TSMC 3DFabric — Documentation officielle CoWoS