A16 et le Super Power Rail : l'alimentation par l'arrière du wafer arrive chez TSMC

Pendant plus de cinquante ans, une puce a toujours été alimentée par le dessus. Le courant descend depuis les couches de métal empilées au-dessus des transistors, se faufile entre des dizaines de niveaux de fils réservés au signal, puis atteint enfin la couche active où le calcul se produit. Avec le nœud A16, TSMC change de côté : le courant arrivera désormais par l'arrière du wafer, à travers une couche d'alimentation dédiée gravée sous les transistors. Le fondeur appelle cette technologie le Super Power Rail. Derrière ce nom se cache une idée simple à énoncer et redoutablement difficile à fabriquer, qui pourrait devenir l'une des avancées de fabrication les plus utiles pour les processeurs d'intelligence artificielle des prochaines années.

Cet article propose un parcours pédagogique complet. Nous verrons d'abord pourquoi alimenter une puce par le dessus est devenu un obstacle, ce que « backside power » veut dire concrètement, en quoi le Super Power Rail de TSMC se distingue des approches concurrentes, ce que le nœud A16 apporte en chiffres, quand il arrivera, et ce que tout cela signifie pour les accélérateurs d'IA. L'objectif : comprendre une brique de fabrication majeure sans jargon inutile, et savoir la resituer dans la course actuelle des semi-conducteurs de pointe.

Pourquoi alimenter une puce par le dessus est devenu un obstacle

Pour saisir l'intérêt du backside power, il faut d'abord voir comment une puce moderne est construite. Au cœur du composant se trouvent les transistors : des interrupteurs microscopiques qui basculent des milliards de fois par seconde. Au-dessus d'eux s'empilent une dizaine, parfois plus, de couches de fils métalliques appelées le back-end-of-line. Ces couches transportent deux choses de nature très différente : le signal, c'est-à-dire l'information qui circule entre les transistors, et l'alimentation, c'est-à-dire le courant électrique qui fait fonctionner l'ensemble.

Historiquement, ces deux réseaux cohabitent sur la même face, au-dessus des transistors. Cette cohabitation a longtemps très bien fonctionné. Mais à mesure que les transistors rétrécissent et se densifient, les fils qui les relient deviennent eux aussi plus fins et plus serrés, et le partage de l'espace entre signal et alimentation se transforme en casse-tête. Les lignes de puissance, larges pour laisser passer un courant important, occupent une place précieuse que le signal aimerait récupérer. C'est un peu comme faire cohabiter, dans les mêmes couloirs d'un immeuble, à la fois les canalisations d'eau et le câblage réseau : au début tout tient, puis chaque mètre carré devient disputé.

Deux tensions apparaissent alors. La première est une tension d'espace : les fils d'alimentation prennent la place que le routage du signal réclame, ce qui limite la densité réelle atteignable. La seconde est une tension électrique, au sens propre. Quand le courant parcourt de longs fils fins avant d'atteindre le transistor, il perd un peu de tension en chemin, un phénomène que les ingénieurs nomment la chute IR (pour la loi d'Ohm, tension égale résistance multipliée par courant). Plus le chemin est long et étroit, plus cette perte est marquée, et plus il devient difficile de garantir une tension stable partout sur la puce, notamment sous les blocs de calcul les plus gourmands.

La question n'est plus seulement de faire des transistors plus petits, mais de leur apporter proprement le courant dont ils ont besoin. À l'échelle du nanomètre, l'acheminement de l'énergie devient un problème de conception à part entière.

C'est précisément à ces deux tensions que répond l'idée de déplacer l'alimentation. Si l'on retire le réseau de puissance de la face avant pour le placer sur la face arrière, on libère de l'espace pour le signal et on raccourcit le trajet du courant. L'intuition est ancienne dans les laboratoires ; sa mise en production industrielle, elle, ne devient réalité qu'aujourd'hui.

Le backside power, expliqué concrètement

Le terme « backside power delivery network », souvent abrégé BSPDN, désigne l'ensemble des techniques consistant à distribuer le courant depuis l'arrière du wafer plutôt que par le dessus. Pour comprendre, imaginons le wafer de silicium comme une tranche très fine. Les transistors se trouvent près de la face avant, sous les couches de signal. Dans une puce classique, la face arrière n'est qu'un support de silicium épais, sans rôle électrique actif.

Le backside power renverse cette logique. Après avoir fabriqué les transistors et le réseau de signal sur la face avant, le fabricant amincit énormément le wafer par l'arrière, puis grave une nouvelle couche métallique dédiée uniquement à l'alimentation sur cette face arrière. Des connexions verticales traversent le silicium pour relier cette couche de puissance aux transistors. Résultat : le signal reste devant, l'alimentation passe derrière, et les deux réseaux cessent de se disputer le même espace.

Les bénéfices attendus, étape par étape

Ce déplacement produit une chaîne de conséquences favorables, qu'il est utile de dérouler dans l'ordre :

• Plus de place pour le signal. En retirant les grosses lignes d'alimentation de la face avant, on rend disponibles des ressources de routage jusque-là occupées. Le signal circule plus librement, avec moins de contournements.
• Une chute de tension réduite. En raccourcissant et en élargissant le chemin du courant vers les transistors, on limite la perte de tension. La puce reçoit une alimentation plus stable, ce qui compte particulièrement sous les blocs de calcul intensif.
• Une densité un peu plus élevée. L'espace libéré et la meilleure intégrité de l'alimentation permettent, à surface égale, de loger davantage de logique utile.
• Un gain d'efficacité énergétique. Moins de pertes en chemin signifie qu'une part plus grande de l'énergie tirée sert réellement au calcul, plutôt que d'être dissipée dans les fils.

Ces bénéfices se renforcent mutuellement. C'est ce qui rend le backside power si intéressant pour les puces de calcul intensif : ce ne sont pas quatre petites améliorations isolées, mais une réorganisation de fond qui agit à la fois sur la performance, la consommation et la densité. Reste que la fabrication est délicate. Amincir le wafer, le retourner, aligner au nanomètre près une couche arrière sur les transistors de la face avant : chacune de ces étapes demande une maîtrise de procédé considérable, ce qui explique pourquoi cette technologie n'entre en production qu'au second semestre 2026.

Le Super Power Rail de TSMC : une approche exigeante

Toutes les mises en œuvre du backside power ne se valent pas. C'est ici que le vocabulaire propre à TSMC prend tout son sens. Le fondeur nomme sa solution le Super Power Rail, abrégé SPR, et ce choix de nom recouvre une décision technique précise qui distingue son approche.

Il existe plusieurs manières de relier la couche d'alimentation arrière aux transistors. La plus simple consiste à raccorder le réseau de puissance arrière au réseau de puissance déjà présent, un peu comme si l'on branchait la nouvelle canalisation sur la tuyauterie existante. C'est efficace et plus facile à fabriquer. TSMC a fait un choix plus ambitieux : avec le Super Power Rail, le réseau d'alimentation arrière est connecté directement à la source et au drain de chaque transistor, c'est-à-dire aux deux bornes par lesquelles le courant entre et sort de l'interrupteur, via un contact dédié.

En branchant l'alimentation au plus près du transistor, on raccourcit le fil et l'on réduit la résistance. C'est le chemin le plus court possible entre la source d'énergie et l'endroit où elle est consommée.

Cette proximité maximise la performance et l'efficacité. En contrepartie, elle est plus exigeante à produire. La presse spécialisée et les analystes du secteur soulignent que cette implémentation figure parmi les plus complexes du genre, plus élaborée que le raccordement indirect retenu par certains concurrents. TSMC assume ce surcroît de complexité au nom du gain d'efficacité. C'est un arbitrage caractéristique de l'industrie des semi-conducteurs : accepter un procédé plus difficile aujourd'hui pour capter un avantage de performance durable demain.

Une analogie pour retenir l'idée

Pour mémoriser la distinction, une image aide. Imaginez une ville alimentée en eau. Une première approche consiste à amener une grosse conduite jusqu'au quartier, puis à laisser le réseau local existant desservir chaque maison. Une seconde approche, plus coûteuse à installer, consiste à tirer une conduite dédiée jusqu'au robinet de chaque foyer. La seconde offre une pression plus constante et moins de pertes, au prix d'un chantier plus lourd. Le Super Power Rail relève de cette seconde philosophie : l'alimentation vient chercher chaque transistor individuellement, ce qui explique à la fois ses gains et sa difficulté de fabrication.

Le nœud A16 en chiffres : ce que promet la performance

Le Super Power Rail est la caractéristique phare d'un nœud de fabrication particulier baptisé A16. Le « A » signifie angström, l'unité qui correspond à un dixième de nanomètre, et « 16 » renvoie à une classe équivalente à 1,6 nm. Comme pour les nœuds précédents, ce chiffre est avant tout une désignation commerciale de génération plutôt qu'une dimension physique littérale d'un transistor ; il indique le rang de la technologie dans la feuille de route.

A16 s'appuie sur des transistors nanosheet à grille enrobante, la famille GAAFET (gate-all-around), où la grille entoure complètement le canal de conduction pour un meilleur contrôle du courant. Sur le plan des performances, TSMC communique des repères précis, mesurés par rapport à son nœud N2P, lui-même une variante de la génération 2 nm. Ces comparaisons donnent la mesure du saut proposé.

Indicateur (A16 vs N2P)	Gain annoncé par TSMC
Vitesse à tension égale	+8 à 10 %
Puissance consommée à vitesse égale	−15 à 20 %
Densité de puce	jusqu'à 1,10× (soit +8 à 10 % selon les bibliothèques)
Type de transistor	nanosheet GAAFET, 1re génération
Alimentation	backside power via Super Power Rail (SPR)

Lisons ces chiffres avec soin, car ils s'interprètent en couple. Un concepteur ne peut pas cumuler intégralement les trois gains en même temps ; il choisit un compromis. S'il vise la performance brute, il exploite le supplément de vitesse à tension constante. S'il cherche à contenir la consommation, il conserve la même fréquence et engrange l'économie de puissance. Le gain de densité, lui, dépend fortement du type de transistors et des bibliothèques de conception employées, ce qui explique la fourchette annoncée. C'est une grammaire classique des nœuds avancés : la fiche technique offre une palette d'arbitrages, pas un unique résultat automatique.

Un même nœud peut servir deux stratégies opposées : courir plus vite, ou dépenser moins. Le mérite d'A16 est d'offrir une marge appréciable dans les deux directions par rapport à la génération précédente.

Pourquoi ces gains comptent pour l'IA

Ces pourcentages peuvent sembler modestes vus isolément. Mais dans le contexte des accélérateurs d'intelligence artificielle, ils changent d'échelle. Un processeur d'entraînement moderne comporte des dizaines de milliards de transistors et consomme une énergie considérable. À cette taille, une baisse de 15 à 20 % de la puissance à performance constante représente une économie substantielle, répercutée sur des centaines de milliers de puces déployées dans les centres de calcul. De même, quelques points de vitesse supplémentaires, multipliés par l'ampleur d'un cluster d'entraînement, se traduisent par des temps de calcul raccourcis pour des modèles toujours plus grands.

Calendrier : quand A16 arrive-t-il vraiment ?

La question du calendrier mérite une attention particulière, car la communication a évolué au fil des annonces. Il faut distinguer deux jalons souvent confondus : le moment où un nœud est prêt pour la production, et le moment où il entre en production de volume, c'est-à-dire où des produits commerciaux sont fabriqués en grande quantité.

Selon l'annonce initiale de TSMC lors de son symposium technologique d'avril 2024, A16 est prévu pour entrer en production au second semestre 2026. La montée en volume, c'est-à-dire la fabrication à grande échelle de produits commerciaux, dépend ensuite du calendrier des clients qui adopteront le nœud pour leurs propres puces. Les premiers produits fondés sur ce nœud sont ainsi attendus sur l'horizon 2027.

Cette nuance est importante et n'a rien d'anormal. Entre le moment où une technologie entre en production et celui où elle équipe des produits vendus en masse, il s'écoule toujours un délai : les clients doivent concevoir leurs puces, les faire produire en petit volume pour validation, puis lancer la fabrication à grande échelle. Sur un nœud dont la sophistication demande une intégration soignée, cette transition s'effectue progressivement au gré des concepteurs.

• Entrée en production : second semestre 2026, selon l'annonce de TSMC d'avril 2024.
• Montée en volume : progressive, au rythme des clients.
• Premiers produits commerciaux : attendus sur l'horizon 2027.

Il faut donc lire les dates avec discernement. Les repères ci-dessus reflètent l'état des annonces publiques ; comme toujours dans l'industrie, un calendrier de fabrication de pointe reste susceptible d'ajustements, et il convient de le considérer comme une trajectoire plutôt que comme un engagement gravé dans le silicium.

A16 face aux autres approches du backside power

TSMC n'est pas le seul acteur à travailler l'alimentation par l'arrière. Cette bascule est l'un des grands chantiers partagés de l'industrie des semi-conducteurs de pointe, ce qui aide à mesurer l'originalité de l'approche du Super Power Rail. Sans dresser un palmarès, il est éclairant de situer les grandes familles de solutions.

Une première famille, adoptée notamment par Intel avec sa technologie PowerVia, relocalise les métaux et connexions d'alimentation sur la face arrière et insère des vias nanométriques traversant le silicium pour rejoindre les cellules standard. C'est une mise en œuvre du backside power qui apporte déjà des bénéfices mesurés d'utilisation des cellules et de performance à puissance constante, tout en restant, par construction, un peu plus simple à fabriquer que le raccordement direct au transistor.

Le Super Power Rail de TSMC appartient à une seconde famille, plus ambitieuse, où l'alimentation vient se connecter directement à la source et au drain de chaque transistor. Ce raccordement au plus près maximise le gain, au prix d'une fabrication plus délicate. Les deux philosophies illustrent un même arbitrage sous des dosages différents : jusqu'où pousser la complexité de procédé pour capter davantage d'efficacité.

Il n'y a pas une seule bonne façon d'alimenter une puce par l'arrière. Il y a un curseur, entre simplicité de fabrication et proximité maximale au transistor, que chaque fondeur place selon sa stratégie et ses clients.

Cette diversité d'approches est plutôt une bonne nouvelle. Elle signifie que le backside power n'est pas un pari isolé, mais une direction technologique validée par plusieurs acteurs majeurs, chacun explorant un point de réglage différent. Pour l'écosystème, cette convergence renforce la confiance dans le fait que l'alimentation par l'arrière deviendra la norme des nœuds les plus avancés, avec des variantes adaptées à chaque famille de produits.

Pour quels produits A16 est-il conçu ?

Un nœud de fabrication n'est jamais universel. Chaque génération est optimisée pour une classe de produits, et A16 revendique une cible nette : le calcul haute performance, ce que l'industrie nomme le HPC, et en particulier les processeurs pour centres de données et les accélérateurs d'intelligence artificielle.

La raison tient à la nature même du Super Power Rail. Ses bénéfices — intégrité de l'alimentation, chute de tension réduite, densité de routage améliorée — sont surtout précieux dans les puces où deux caractéristiques coïncident : un routage de signal très complexe et un réseau d'alimentation très dense. C'est exactement le profil des accélérateurs d'IA et des grands processeurs de serveur, où la congestion du routage limite souvent la montée en densité, et où l'apport de courant sous les blocs de calcul les plus intenses est un enjeu constant.

Ce que cela change pour les concepteurs de puces IA

Concrètement, un concepteur d'accélérateur d'IA qui adopte A16 peut viser plusieurs objectifs selon sa priorité :

• Contenir la consommation d'un accélérateur à performance donnée, ce qui allège la facture énergétique et la charge de refroidissement d'un centre de calcul.
• Gagner en vitesse à enveloppe de puissance comparable, pour raccourcir les temps d'entraînement ou augmenter le débit d'inférence.
• Loger davantage de logique à surface équivalente, en exploitant l'espace de routage libéré et le supplément de densité.
• Stabiliser l'alimentation sous les blocs les plus sollicités, un atout pour la fiabilité des très grandes puces.

Ces leviers ne s'adressent pas au grand public directement, mais ils irriguent toute la chaîne. Des accélérateurs plus efficaces rendent l'entraînement et le déploiement de modèles d'IA plus soutenables sur le plan énergétique, et permettent aux fournisseurs de services d'offrir davantage de capacité de calcul à puissance égale. C'est un exemple typique où une avancée de fabrication, invisible pour l'usager, se répercute en profondeur sur ce qu'il devient possible de faire avec l'IA.

Remettre A16 dans le puzzle des nœuds avancés

Pour bien situer A16, il aide de le replacer dans la lignée des nœuds de TSMC. A16 se présente comme une évolution du N2P, la variante performance de la génération 2 nm, à laquelle s'ajoute le Super Power Rail. Autrement dit, A16 n'est pas une rupture totale par rapport à la famille 2 nm, mais un enrichissement : il conserve les transistors nanosheet de première génération et leur greffe l'alimentation par l'arrière. Cette continuité est un choix pragmatique. Elle permet de capitaliser sur une base éprouvée tout en introduisant une brique nouvelle et complexe.

Cette logique d'ajout progressif est une constante de l'industrie. Plutôt que d'empiler toutes les innovations en une seule génération à haut risque, les fondeurs préfèrent introduire les grandes ruptures une par une. Le passage aux transistors à grille enrobante a été une première étape avec la génération 2 nm ; l'alimentation par l'arrière en est la suivante avec A16. Chaque brique majeure est ainsi validée séparément, ce qui améliore la maîtrise du procédé et la prévisibilité industrielle.

Une feuille de route de fabrication se lit comme un escalier, pas comme un saut. Chaque marche introduit une innovation clé, éprouvée avant que la suivante ne s'ajoute.

Les feuilles de route publiées par TSMC montrent que le Super Power Rail n'est pas cantonné à A16 : il est destiné à équiper aussi les générations ultérieures. Cela confirme que le backside power n'est pas un essai ponctuel mais un socle appelé à s'installer durablement dans les nœuds les plus avancés. Pour qui suit l'IA, cette pérennité est une information utile : la brique découverte avec A16 structurera vraisemblablement la fabrication des accélérateurs pour plusieurs générations.

Les défis de fabrication, pour comprendre la difficulté

Si l'idée du backside power est ancienne dans les esprits, sa mise en production a longtemps buté sur des obstacles de procédé bien réels. Comprendre ces défis aide à mesurer pourquoi cette technologie n'arrive qu'aujourd'hui, et pourquoi elle représente un jalon d'ingénierie et pas une simple option de configuration.

Le premier défi tient à l'amincissement du wafer. Pour graver une couche d'alimentation active sur la face arrière, il faut d'abord réduire l'épaisseur du silicium de façon spectaculaire, jusqu'à ne conserver qu'une pellicule extrêmement fine sous les transistors. Cette opération doit être menée avec une régularité parfaite sur toute la surface de la plaque : la moindre variation d'épaisseur compromettrait la connexion des vias qui traversent le silicium. Amincir sans casser, sans déformer et sans introduire de contraintes mécaniques est en soi une prouesse de procédé.

Le deuxième défi concerne l'alignement. Les transistors et le réseau de signal sont fabriqués sur la face avant ; la couche de puissance et ses contacts sont gravés sur la face arrière. Or ces deux faces doivent se correspondre à une précision de l'ordre du nanomètre, alors même que le wafer a été retourné entre les deux étapes. Aligner deux structures nanométriques situées de part et d'autre d'une tranche de silicium, c'est un peu comme percer un tunnel depuis les deux versants d'une montagne en espérant se rejoindre exactement au centre, mais à une échelle des milliards de fois plus fine.

La difficulté du backside power n'est pas dans le concept, limpide, mais dans son exécution. Retourner le wafer et l'aligner au nanomètre près demande une maîtrise de procédé que peu d'acteurs au monde possèdent.

Le troisième défi est thermique et mécanique. En plaçant l'alimentation au plus près des transistors, on rapproche aussi les sources de chaleur et l'on modifie la façon dont la puce évacue son énergie thermique. Les concepteurs doivent repenser la gestion de la dissipation, puisque la face arrière, autrefois simple support silicium, devient un plan actif. Ces contraintes expliquent pourquoi la transition s'accompagne d'un travail conjoint entre le fondeur et ses clients, afin d'adapter les outils de conception et les bibliothèques de cellules à cette nouvelle organisation.

C'est la conjonction de ces trois défis — amincissement, alignement, gestion thermique — qui a repoussé l'arrivée industrielle du backside power. Le fait qu'il entre désormais en production témoigne d'une maturité de procédé acquise après des années de recherche. Pour le Super Power Rail de TSMC, qui va plus loin en connectant l'alimentation directement à chaque transistor, ces défis sont encore rehaussés d'un cran, ce qui justifie le calendrier prudent et l'adoption progressive par les clients.

Trois idées reçues à corriger

La montée en visibilité du backside power s'accompagne de quelques raccourcis. Clarifions trois points souvent mal compris, pour aborder le sujet avec justesse.

« 1,6 nm, c'est la taille d'un transistor »

Non, et c'est une confusion répandue. Le « 16 » d'A16, qui renvoie à une classe 1,6 nm, est une désignation de génération, héritée d'une longue tradition de nommage commercial. Aucune dimension physique du transistor ne mesure littéralement 1,6 nm. Ce chiffre situe la technologie dans la feuille de route et facilite la comparaison entre nœuds successifs, sans décrire une cote géométrique précise. Retenir cette nuance évite bien des malentendus lorsqu'on lit des annonces de fabrication.

« Le backside power, c'est juste un fil déplacé »

La formule est séduisante mais réductrice. Déplacer l'alimentation sur la face arrière ne consiste pas à réacheminer un câble : c'est une refonte de l'architecture de la puce, qui exige d'amincir le wafer, de le retourner, de graver une couche métallique active à l'arrière et de la connecter au plus près des transistors. Chacune de ces étapes est un procédé de fabrication à part entière. Parler d'un « simple déplacement » masque l'ampleur du travail d'ingénierie sous-jacent.

« A16 remplace immédiatement les nœuds actuels »

Là encore, la réalité est plus nuancée. Un nœud de pointe ne se substitue pas d'un coup aux générations en place. Il coexiste avec elles, adressant d'abord les produits qui tirent le meilleur parti de ses atouts — ici, le calcul haute performance et les accélérateurs d'IA. Les nœuds antérieurs continuent d'équiper une large gamme de composants pour lesquels ils restent parfaitement adaptés. A16 s'ajoute à l'offre plutôt qu'il ne l'efface, et son adoption suit le rythme des concepteurs.

Un cas d'usage illustratif : l'accélérateur d'un centre de calcul

Pour rendre tout cela tangible, imaginons le raisonnement d'une équipe qui conçoit un accélérateur d'IA destiné à un centre de calcul, et qui évalue l'intérêt d'A16. Cet exemple est illustratif, mais il reflète des arbitrages réels de conception.

Le point de départ est presque toujours l'enveloppe énergétique. Un accélérateur de centre de calcul fonctionne dans une limite de puissance fixée par le refroidissement et par l'alimentation électrique disponible dans le rack. Toute la conception s'organise autour de cette contrainte. L'équipe se demande donc : à enveloppe donnée, comment obtenir le plus de calcul utile ?

Avec le Super Power Rail, deux leviers s'ouvrent. Le premier consiste à profiter de la baisse de puissance à performance égale pour élargir la marge thermique, puis à réinvestir cette marge en ajoutant des unités de calcul ou en montant légèrement en fréquence. Le second consiste à exploiter l'espace de routage libéré sur la face avant pour densifier la logique, ce qui compte particulièrement dans les accélérateurs où l'encombrement du routage plafonne souvent la densité utile.

Sur une très grande puce d'IA, l'obstacle n'est pas toujours la place occupée par les transistors, mais la capacité à les câbler et à les alimenter proprement. Le backside power agit précisément sur ces deux verrous.

L'équipe considère aussi l'intégrité de l'alimentation. Sous les blocs de calcul matriciel les plus intenses, la demande de courant est brève mais massive. Une chute de tension mal maîtrisée y provoque des marges de sécurité coûteuses. En rapprochant l'alimentation de chaque transistor, le Super Power Rail stabilise la tension là où elle est la plus sollicitée, ce qui autorise des choix de conception plus audacieux sans sacrifier la fiabilité.

Au terme de l'évaluation, la décision d'adopter A16 dépend du produit visé et du calendrier. Pour un accélérateur haut de gamme dont la mise sur le marché coïncide avec la disponibilité du nœud, les bénéfices d'efficacité et de densité justifient l'investissement, malgré le coût plus élevé du procédé. Pour un composant moins exigeant, un nœud antérieur restera souvent le choix le plus judicieux. Ce raisonnement, propre à chaque projet, explique pourquoi l'adoption d'A16 s'étale dans le temps plutôt que de se produire d'un bloc.

À retenir

Récapitulons les idées maîtresses de ce parcours, afin de garder l'essentiel en tête.

• Le problème. Alimenter une puce par le dessus fait cohabiter signal et puissance sur la même face, ce qui limite la densité et allonge le chemin du courant, avec une chute de tension à la clé.
• La solution. Le backside power déplace l'alimentation sur la face arrière du wafer, libérant l'espace pour le signal et raccourcissant le trajet du courant.
• La signature TSMC. Le Super Power Rail connecte l'alimentation arrière directement à la source et au drain de chaque transistor : le chemin le plus court, au prix d'une fabrication exigeante.
• Les chiffres. Face au N2P, A16 vise 8 à 10 % de vitesse en plus à tension égale, ou 15 à 20 % de puissance en moins à vitesse égale, et jusqu'à 1,10× de densité.
• Le calendrier. Production prévue au second semestre 2026, montée en volume au rythme des clients, premiers produits attendus en 2027.
• La cible. Le calcul haute performance et les accélérateurs d'IA, où intégrité de l'alimentation et densité de routage font la différence.

Le Super Power Rail illustre une vérité que l'on oublie parfois en observant les progrès de l'intelligence artificielle : derrière chaque modèle plus capable, il y a du silicium, et derrière ce silicium, des avancées de fabrication patientes, invisibles et décisives. Retourner le wafer pour l'alimenter par l'arrière n'a rien de spectaculaire au premier regard. C'est pourtant l'un de ces gestes d'ingénierie fondamentale qui, mis bout à bout, rendent possibles les puces sur lesquelles reposera l'IA des prochaines années. A16 n'est pas une promesse abstraite : c'est une marche concrète de l'escalier, dont on connaît la hauteur et la date approximative, et qui mérite d'être comprise pour ce qu'elle est — un progrès solide, mesuré, et porteur.

Sources

• TSMC — A16 Technology (page officielle du nœud A16)
• Tom's Hardware — TSMC unveils 1.6nm process technology with backside power delivery
• WCCFTech — TSMC's A16 node promises 10% speed boost or 20% power cut over 2nm
• Semiconductor Engineering — TSMC Uncorks A16 With Super Power Rail
• Semiwiki — TSMC A16 Process Technology Wiki
• Reuters — TSMC says 'A16' chipmaking technology will start production in late 2026
• Wikipedia — Backside power delivery (contexte technique général)