CoWoS expliqué : la technologie de packaging qui rend possibles les GPU d'IA

Ouvrez le capot d'un accélérateur d'intelligence artificielle moderne et vous ne trouverez pas une seule puce, mais une petite ville. Au centre, un immense processeur graphique. Autour de lui, serrés comme des tours d'habitation, des empilements de mémoire haute performance. Et sous ce quartier miniature, invisible à l'œil nu, un pont de silicium gravé de dizaines de milliers de connexions relie tout ce petit monde. Ce plan d'urbanisme électronique porte un nom un peu barbare : CoWoS, pour Chip-on-Wafer-on-Substrate, littéralement « puce sur tranche sur substrat ». Derrière cet acronyme se cache l'une des innovations les plus déterminantes de l'informatique récente. Sans elle, les cartes graphiques qui entraînent les grands modèles de langage n'existeraient tout simplement pas sous leur forme actuelle. On parle beaucoup de gravure fine, de nanomètres, de transistors de plus en plus petits ; on parle beaucoup plus rarement de la façon dont on assemble ces puces entre elles. C'est pourtant là, dans cet art discret du packaging, que se joue une bonne partie de la course à la puissance de calcul. Cet article vous propose d'ouvrir cette boîte noire et de comprendre, pas à pas, comment fonctionne CoWoS — sans prérequis, avec l'émerveillement de qui découvre une belle idée d'ingénierie.

Une précision de méthode avant de commencer. Chaque chiffre, chaque date et chaque nom de produit cité ici s'appuie sur une source publique et vérifiable : documentation de fondeur, spécifications d'organismes de standardisation, analyses techniques et presse spécialisée. Les liens figurent en fin d'article. L'objectif n'est pas de vous transformer en ingénieur en microélectronique, mais de vous donner une carte mentale claire et fidèle de ce qui se passe à l'intérieur des puces qui font tourner l'IA d'aujourd'hui. Prenez votre temps : chaque notion en éclaire une suivante.

Le problème que CoWoS résout : la loi de Moore ralentit

Pour comprendre pourquoi on invente une technologie, il faut d'abord comprendre le mur contre lequel on butait. Ce mur, ici, s'appelle le ralentissement de la loi de Moore.

Une promesse tenue pendant cinquante ans

En 1965, Gordon Moore, cofondateur d'Intel, observe que le nombre de transistors que l'on peut placer sur une puce à coût constant double environ tous les deux ans. Cette observation, devenue loi empirique, a rythmé l'informatique pendant un demi-siècle. Chaque génération de puces gravait des transistors plus petits, donc plus nombreux, donc plus rapides et plus efficaces. La recette était magnifique de simplicité : pour aller plus vite, il suffisait de rétrécir. Nos ordinateurs, nos téléphones, nos consoles ont tous profité de cette cadence régulière.

Mais rétrécir un transistor a une limite physique. Nous en sommes aujourd'hui à des dimensions qui se comptent en poignées d'atomes. À cette échelle, les effets quantiques compliquent la vie des ingénieurs, la chaleur devient difficile à évacuer, et surtout, le coût de développement de chaque nouveau nœud de gravure explose. La loi de Moore n'est pas morte, mais elle avance plus lentement et plus cher qu'avant. Or, dans le même temps, l'appétit de calcul de l'intelligence artificielle, lui, ne ralentit pas : les modèles grossissent, les jeux de données gonflent, et il faut nourrir tout cela en données à une vitesse vertigineuse.

Un mur encore plus haut : le « mur de la mémoire »

Il existe un second obstacle, plus subtil, que les spécialistes appellent le « mur de la mémoire ». Un processeur ne calcule que s'il est alimenté en données. Or, historiquement, la puissance des processeurs a progressé beaucoup plus vite que la vitesse à laquelle on peut leur apporter ces données depuis la mémoire. Résultat : un processeur ultra-rapide passe une part de son temps à attendre. C'est le fameux paradoxe de la Formule 1 coincée dans les embouteillages. Pour l'IA, où l'on brasse des milliards de paramètres, ce goulot d'étranglement entre le calcul et la mémoire est devenu le facteur limitant principal.

La vraie question n'est plus seulement « combien de transistors puis-je graver ? » mais « à quelle vitesse puis-je nourrir mon processeur en données ? ». La bande passante mémoire est devenue le nerf de la guerre du calcul intensif.

Face à ces deux murs, une idée s'impose. Puisqu'on ne peut plus faire grossir une seule puce indéfiniment ni la rapprocher facilement de sa mémoire par les moyens classiques, pourquoi ne pas changer d'approche ? Plutôt que de tout entasser dans une seule grande puce, on va assembler plusieurs puces spécialisées, côte à côte, et les relier entre elles par un réseau de connexions incroyablement dense et court. C'est exactement ce que fait CoWoS.

L'idée centrale : rapprocher les puces au maximum

Le cœur de l'affaire tient en une intuition très intuitive : plus deux composants sont proches, plus vite ils échangent des données, et moins ils consomment d'énergie pour le faire. Le problème, c'est que sur une carte électronique classique, les puces sont posées sur un circuit imprimé et reliées par des pistes de cuivre de plusieurs centimètres. À l'échelle des vitesses en jeu, quelques centimètres, c'est une éternité et un gouffre énergétique.

De la 3D à la 2,5D

Une première solution serait d'empiler les puces les unes sur les autres, à la verticale : c'est ce qu'on appelle l'intégration 3D. Elle est puissante mais complexe, notamment parce que la chaleur des puces du bas peine à s'échapper à travers celles du haut. CoWoS propose une voie intermédiaire, élégamment surnommée la 2,5D. L'idée : garder les puces à plat, côte à côte, mais les poser toutes sur une même plaque intermédiaire truffée de connexions. Cette plaque, l'interposeur, joue le rôle d'un socle de connexion ultra-dense.

Imaginez que vous vouliez faire communiquer plusieurs bâtiments d'un campus. La solution « circuit imprimé classique » consiste à relier les bâtiments par des routes de campagne qui font le tour de la ville. La solution CoWoS consiste à construire, sous tous les bâtiments d'un coup, une immense dalle percée de milliers de couloirs souterrains directs. Les distances tombent de quelques centimètres à quelques millimètres, voire moins, et le nombre de connexions possibles explose. C'est cette densité de câblage, impossible à obtenir sur un circuit imprimé, qui fait toute la valeur de la technologie.

Trois mots pour tout comprendre : Chip, Wafer, Substrate

Le nom même de la technologie décrit son architecture, du haut vers le bas. Décomposons-le, car il contient l'essentiel :

Chip (la puce) : ce sont les composants actifs — le processeur graphique et les mémoires — que l'on veut faire dialoguer. On les appelle aussi des « puces nues » (dies).
Wafer (la tranche) : il s'agit de l'interposeur, une fine tranche de silicium gravée de connexions, sur laquelle on vient poser les puces. Le nom « wafer » rappelle qu'à ce stade, on travaille encore à l'échelle d'une grande galette de silicium, comme en fabrication de puces.
Substrate (le substrat) : c'est le support en dessous, plus robuste et plus grossier, qui accueille l'ensemble interposeur + puces et fait le lien avec le reste de la carte électronique.

« Puce sur tranche sur substrat » : le sandwich est nommé de haut en bas. Une fois qu'on a cette image en tête, tout le reste devient plus clair. Il ne nous manque plus qu'à comprendre le héros discret de l'histoire — l'interposeur — et la manière dont on assemble ce mille-feuille.

Fig. 1 — Le « sandwich » CoWoS vu en coupe : GPU et piles HBM sont soudés par micro-billes sur l'interposeur, lui-même relié au substrat par des billes C4 plus grosses. Les TSV traversent l'interposeur de part en part. Le nom Chip-on-Wafer-on-Substrate se lit bien de haut en bas.

À retenir. Le nom CoWoS se lit de haut en bas : les Chips (GPU + HBM) reposent sur le Wafer (l'interposeur de silicium), posé à son tour sur le Substrate. Trois étages, trois échelles de connexion — toujours plus grosses à mesure qu'on descend.

L'interposeur : le pont de silicium qui change tout

Si vous ne deviez retenir qu'un seul mot de cet article, ce serait celui-ci : interposeur. C'est la pièce maîtresse, la couche intermédiaire qui donne à CoWoS son pouvoir. Prenons le temps de la regarder de près.

Une autoroute de données gravée dans le silicium

Dans sa version classique, l'interposeur est une fine plaque de silicium — le même matériau que les puces elles-mêmes. Sa surface est gravée avec les techniques de la microélectronique, ce qui permet d'y tracer des pistes de connexion d'une finesse inaccessible à un circuit imprimé ordinaire. Là où un circuit imprimé travaille à l'échelle de dizaines de micromètres, l'interposeur en silicium descend bien en dessous, autorisant des dizaines de milliers de fils entre deux puces voisines.

Pourquoi le silicium ? Parce qu'il partage les mêmes propriétés physiques que les puces qu'il porte. Quand tout ce petit monde chauffe et refroidit, silicium et silicium se dilatent de la même façon. Cette compatibilité, appelée correspondance des coefficients de dilatation thermique, limite les tensions mécaniques qui, autrement, finiraient par fissurer les micro-connexions. C'est un point crucial : dans le packaging avancé, la mécanique et la chaleur sont des adversaires aussi redoutables que l'électronique.

Les TSV : des puits verticaux à travers le silicium

L'interposeur ne se contente pas de relier les puces horizontalement. Il doit aussi laisser passer le courant et les signaux vers le bas, vers le substrat. Pour cela, on le perce de part en part de minuscules cheminées verticales remplies de cuivre : les TSV, pour Through-Silicon Vias, littéralement « trous traversant le silicium ». Ces puits microscopiques sont gravés par un procédé de gravure ionique profonde, puis tapissés d'un isolant avant d'être remplis de métal.

Grâce aux TSV, l'interposeur devient une vraie plaque à double face : sur le dessus, il connecte les puces entre elles à très haute densité ; par en dessous, il achemine l'alimentation et les signaux qui vont et viennent vers l'extérieur. C'est cette bidirectionnalité qui en fait une pièce si complète. On mesure là l'ingéniosité de l'ensemble : une seule tranche de silicium remplit deux missions que rien d'autre ne savait combiner aussi finement.

L'interposeur est à l'accélérateur d'IA ce que les fondations et les réseaux enterrés sont à une ville : on ne les voit jamais, mais rien ne fonctionnerait sans eux. Toute la circulation des données passe par cette couche invisible.

Le partenaire indispensable : la mémoire HBM

CoWoS ne prend tout son sens qu'accompagné d'un autre héros : la mémoire à haute bande passante, ou HBM pour High Bandwidth Memory. Les deux technologies forment un couple inséparable, et comprendre l'une aide énormément à comprendre l'autre.

Empiler la mémoire pour la rapprocher du calcul

La mémoire d'un ordinateur classique est faite de barrettes posées à distance du processeur, reliées par un bus relativement étroit. La HBM prend le contre-pied radical de cette organisation. Au lieu d'étaler la mémoire, on l'empile : plusieurs puces de mémoire sont montées les unes sur les autres, traversées elles aussi par des TSV, formant une petite tour compacte. Chaque empilement HBM communique par un bus extraordinairement large — de l'ordre de mille bits en parallèle par pile, là où la mémoire d'un PC se contente de quelques dizaines. Beaucoup plus de voies de circulation, donc beaucoup plus de débit.

Fig. 2 — La HBM renverse l'organisation classique : au lieu d'une barrette éloignée reliée par un bus étroit (~64 bits) et long, on empile plusieurs puces traversées de TSV, collées au GPU et reliées par un bus très large (~1 024 bits) sur quelques millimètres. Plus de voies, moins de distance : le « mur de la mémoire » recule.

Ces tours de mémoire sont ensuite disposées tout autour du processeur, sur le même interposeur. La proximité est maximale, la connexion très large, et le résultat spectaculaire. D'après la spécification du standard, une pile de HBM3 atteint une bande passante d'environ 819 gigaoctets par seconde (JEDEC, rapporté par TechSpot) ; la génération HBM3E franchit le cap du téraoctet par seconde par pile — jusqu'à 1,18 téraoctet par seconde selon les caractéristiques officielles publiées par Samsung —, et la spécification HBM4, qui double la largeur d'interface à 2048 bits, vise jusqu'à environ 2 téraoctets par seconde par pile selon la norme JEDEC JESD270-4 (avril 2025). Multipliez par le nombre de piles autour du processeur, et vous obtenez la bande passante colossale dont l'IA a besoin.

La bande passante d'un accélérateur est, en première approximation, la somme des débits de ses piles de HBM. Estimez-la vous-même à partir des chiffres cités plus haut : HBM3 ≈ 819, HBM3E ≈ 1 180, HBM4 ≈ 2 000 Go/s par pile.

Génération de HBM

Nombre de piles autour du GPU : 6

Bande passante totale : 7 080 Go/s ≈ 7,08 To/s soit environ 71× le débit d'une mémoire système grand public haut de gamme (~100 Go/s).

À retenir. HBM et CoWoS sont indissociables. La HBM multiplie les voies (≈ 1 000 bits par pile) pour augmenter le débit ; mais seul l'interposeur de silicium peut acheminer ce faisceau de milliers de connexions sur quelques millimètres. L'un offre le débit, l'autre le connecte physiquement.

Pourquoi HBM a besoin de CoWoS

Voici le point clé qui relie nos deux personnages. Un bus mémoire de mille ou deux mille bits, cela représente des milliers de connexions individuelles entre chaque pile de mémoire et le processeur. Aucun circuit imprimé classique ne peut acheminer un tel faisceau de fils sur une si courte distance. Il faut la finesse de gravure d'un interposeur en silicium pour tracer ces milliers de pistes. Autrement dit : la HBM offre le débit, mais seul CoWoS peut connecter physiquement ce débit au processeur. L'un ne va pas sans l'autre. C'est cette complémentarité qui explique pourquoi les deux technologies ont progressé main dans la main, génération après génération.

Comment on fabrique un module CoWoS, étape par étape

Passons maintenant en cuisine. Comment assemble-t-on concrètement ce petit chef-d'œuvre ? Le procédé enchaîne plusieurs étapes délicates, chacune exigeant une précision extrême. Suivons-les dans l'ordre, sans jargon inutile.

Étape 1 : sélectionner des puces « bonnes »

Tout commence par un principe de bon sens : on ne veut assembler que des puces qui fonctionnent parfaitement. Dans le métier, on parle de Known Good Die, littéralement « puce dont on sait qu'elle est bonne ». Cette précaution est loin d'être anecdotique. Comme on va réunir sur un même interposeur un processeur coûteux et plusieurs piles de mémoire, la moindre puce défaillante gâcherait tout l'assemblage. On teste donc chaque composant en amont, pour n'apporter au montage que des éléments certifiés.

Étape 2 : fabriquer l'interposeur et ses micro-connexions

En parallèle, on fabrique l'interposeur : on grave les TSV dans la tranche de silicium, on les remplit de cuivre, on trace les pistes de connexion sur la surface. Puis on forme, sur les puces comme sur l'interposeur, une multitude de micro-bumps — de minuscules billes de soudure qui serviront de points de contact. Ces micro-billes se comptent par milliers et ont un diamètre de l'ordre de quelques dizaines de micromètres, plus fin qu'un cheveu humain. Ce sont elles qui, une fois pressées et chauffées, souderont électriquement chaque puce à l'interposeur.

Étape 3 : « Chip on Wafer », poser les puces sur la tranche

Vient l'étape qui donne son nom à la technologie. On dépose délicatement chaque puce — processeur et piles de mémoire — sur l'interposeur, en alignant au micromètre près les milliers de micro-bumps. Puis on chauffe pour faire fondre et solidifier les billes de soudure : les puces sont désormais fixées à la tranche. C'est le « Chip on Wafer » du sigle. Un espace résiduel entre les puces et l'interposeur est ensuite comblé par une résine de protection, l'underfill, qui renforce mécaniquement l'ensemble et répartit les contraintes.

Étape 4 : amincir et exposer les TSV

L'interposeur est initialement épais, pour rester manipulable. Une fois les puces en place, on l'amincit par l'arrière jusqu'à faire affleurer les extrémités des TSV. Ces cheminées de cuivre, jusque-là enfouies, débouchent maintenant sur la face inférieure, prêtes à être connectées. C'est une opération d'une grande finesse : on rabote une tranche de silicium chargée de composants précieux, sans rien casser.

Étape 5 : « on Substrate », poser le tout sur le substrat

On forme ensuite, sous l'interposeur, de plus grosses billes de soudure appelées bumps C4, nettement plus grandes que les micro-bumps du dessus. Ces billes viennent souder l'ensemble puces + interposeur sur le substrat final, ce support plus robuste qui fera l'interface avec la carte de l'ordinateur. C'est le « on Substrate » du sigle. Le module est alors complet : trois étages superposés — puces, tranche interposeur, substrat — chacun relié au suivant par des connexions de plus en plus grosses à mesure qu'on descend.

Tout l'art de CoWoS tient dans cette gradation des connexions : ultra-fines et ultra-nombreuses en haut, entre les puces ; plus grosses et plus robustes en bas, vers le monde extérieur. On passe en douceur du microscopique au millimétrique.

À l'arrivée, ce qui ressemble à une simple puce noire posée sur une carte est en réalité un assemblage de plusieurs puces spécialisées, cousues ensemble par des dizaines de milliers de fils gravés dans le silicium. La densité d'ingénierie contenue dans un centimètre carré donne le vertige.

Les trois saveurs de CoWoS : S, R et L

La technologie n'est pas figée. Au fil des années, elle s'est déclinée en trois variantes principales, désignées par des lettres. Chacune répond à un compromis différent entre performance, taille et coût. Comprendre ces trois familles, c'est comprendre comment l'industrie ajuste l'outil au besoin.

CoWoS-S : le silicium intégral

La lettre S signifie Silicon. C'est la version historique et la plus performante : l'interposeur est une plaque de silicium pleine et entière, gravée avec la plus grande finesse. Elle offre la densité de connexion maximale et la meilleure bande passante, ce qui en fait le choix des puces les plus exigeantes. Son inconvénient tient à la fabrication d'un grand interposeur de silicium d'un seul tenant, coûteuse et limitée en taille. C'est cette variante qui a longtemps équipé les accélérateurs d'IA de référence.

CoWoS-R : l'interposeur organique renforcé

La lettre R signifie RDL, pour Redistribution Layer, la couche de redistribution. Ici, l'interposeur en silicium massif cède la place à un support organique — à base de polymères et de cuivre — dans lequel on trace des pistes de redistribution fines. Cette approche coûte moins cher et gagne en souplesse mécanique : le support organique, plus flexible, agit comme un amortisseur face aux différences de dilatation thermique entre les composants. En contrepartie, la densité de connexion reste inférieure à celle du silicium plein. CoWoS-R vise les cas où l'on cherche un bon compromis coût-performance.

CoWoS-L : le meilleur des deux mondes

La lettre L renvoie aux ponts locaux de silicium (Local Silicon Interconnect). C'est l'approche la plus récente et la plus astucieuse. Plutôt que d'utiliser une grande plaque de silicium partout, on n'en place de petits fragments — de véritables « ponts » — qu'aux endroits précis où une connexion ultra-dense est nécessaire, typiquement entre le processeur et la mémoire. Le reste de l'assemblage repose sur un support organique moins coûteux. On obtient ainsi la densité du silicium là où elle compte, sans en payer le prix partout. Cette hybridation permet surtout de construire des modules bien plus grands que ce qu'un interposeur de silicium d'un seul tenant autorise.

Variante	Type d'interposeur	Atout principal	Compromis
CoWoS-S	Silicium plein	Densité et bande passante maximales	Coût élevé, taille limitée
CoWoS-R	Organique + couche de redistribution	Coût réduit, souplesse mécanique	Densité de connexion moindre
CoWoS-L	Ponts locaux de silicium dans support organique	Densité ciblée, très grands modules	Assemblage plus complexe

Sources : documentation TSMC 3DFabric, analyses AnySilicon et WikiChip (liens en fin d'article).

Le passage progressif de S vers L raconte une histoire : celle d'une industrie qui, à mesure que les modules grandissent et que les volumes augmentent, cherche à repousser les limites de taille tout en maîtrisant les coûts. Ce n'est pas une variante qui remplace les autres, mais une palette d'outils que l'on choisit selon le besoin.

La question de la taille : le mur du réticule

Il existe une contrainte physique fascinante qui explique une bonne partie de l'évolution de CoWoS : la taille du réticule. Ce mot mérite une explication, car il structure toute la course à la grande puce.

Qu'est-ce qu'un réticule ?

Pour graver les motifs sur une puce, on utilise une machine de photolithographie qui projette une image à travers un masque, un peu comme un projecteur de diapositives. La surface maximale que cette machine peut exposer en une seule fois s'appelle le champ du réticule. Elle est limitée par l'optique de la machine, et vaut aujourd'hui de l'ordre de 858 millimètres carrés. Aucune puce, ni aucun interposeur en silicium d'un seul tenant, ne peut naturellement dépasser cette surface sans astuce particulière.

À retenir. Le réticule (~858 mm²) est le plafond optique qu'une machine de lithographie peut exposer en une seule fois : aucune puce monolithique ne peut le dépasser. Le packaging avancé contourne ce mur en « cousant » plusieurs morceaux — c'est ainsi que la puce Blackwell réunit deux demi-puces en une seule.

C'est une frontière étonnante : la puissance des accélérateurs d'IA se heurte à la taille d'un rectangle défini par les lois de l'optique. Pour aller au-delà, il faut ruser — et c'est précisément ce que fait le packaging avancé, en assemblant des morceaux comme un vitrail plutôt qu'en cherchant une vitre unique impossible à couler.

Repousser la frontière, réticule après réticule

L'histoire récente de CoWoS est en partie celle d'une conquête méthodique de cette limite. Les premiers modules dépassaient à peine un réticule. Puis les fondeurs ont appris à assembler des interposeurs équivalents à plusieurs réticules. La variante CoWoS-S a repoussé la barre autour de 3,3 fois la taille du réticule. Avec CoWoS-L et ses ponts de silicium locaux, on atteint aujourd'hui des modules équivalents à 5,5 réticules, capables d'accueillir jusqu'à une douzaine de piles de mémoire HBM, selon la feuille de route de TSMC rapportée par Tom's Hardware. Et les feuilles de route publiées visent des tailles encore supérieures dans les années à venir.

Chaque saut de taille de réticule, c'est une frontière repoussée : plus de surface, c'est plus de puces de calcul et plus de mémoire dans un même boîtier, donc davantage de puissance disponible pour l'IA sans changer de génération de gravure.

Dans la vraie vie : les puces qui utilisent CoWoS

La théorie prend son relief quand on la relie à des objets concrets. Voyons quelques exemples marquants qui montrent CoWoS à l'œuvre, du pionnier historique aux accélérateurs les plus récents.

Le pionnier : un FPGA de 2012

L'histoire commence loin de l'IA. C'est en 2012 que CoWoS fait ses débuts commerciaux, non pas avec un processeur graphique, mais avec un circuit logique programmable (un FPGA) conçu par Xilinx et fabriqué par TSMC. L'idée, déjà, était de découper une très grande puce en plusieurs morceaux plus petits, posés côte à côte sur un interposeur de silicium, pour contourner les limites de taille et de rendement. Ce composant fut l'un des tout premiers à faire un usage industriel des interposeurs de silicium. La graine était plantée, bien avant que l'IA n'en fasse une technologie stratégique.

Le cheval de bataille de l'IA

Le grand tournant vient avec les accélérateurs d'IA. Un processeur graphique de la génération Hopper, par exemple, est un assemblage sur interposeur CoWoS-S réunissant une grande puce de calcul d'environ 814 millimètres carrés, entourée de plusieurs piles de mémoire HBM3. Le tout tient dans un seul boîtier, et c'est ce boîtier que l'on branche dans les serveurs qui entraînent les grands modèles. Sans l'interposeur pour connecter la mémoire au processeur à très haute densité, cette configuration serait irréalisable.

Deux puces qui n'en font qu'une

La génération suivante, dite Blackwell, illustre à merveille la puissance de la variante CoWoS-L. Pour dépasser la limite du réticule, la puce de calcul a été découpée en deux morceaux dont la taille avoisine celle du réticule lui-même — environ 858 millimètres carrés chacun, selon Nvidia et l'analyse de TechInsights —, posés côte à côte et reliés par l'interposeur. Grâce à la densité des connexions, ces deux morceaux communiquent si vite — 10 téraoctets par seconde via l'interconnexion propriétaire NV-HBI, selon Nvidia — qu'ils se comportent, pour le logiciel, comme une seule et unique puce géante. C'est un tour de force : on a fabriqué virtuellement une puce plus grande que ce que la physique de la lithographie autorise, en cousant ensemble deux moitiés grâce au packaging.

Ce dernier exemple montre bien le changement de paradigme. Hier, une puce était un bloc monolithique gravé d'un seul tenant. Aujourd'hui, elle devient un assemblage modulaire de « chiplets » — de petites puces spécialisées — que le packaging avancé réunit en un ensemble cohérent. CoWoS est l'un des outils qui rendent cette philosophie possible.

CoWoS n'est pas seul : le paysage du packaging avancé

Pour être honnête et complet, il faut rappeler que CoWoS s'inscrit dans une famille plus large de techniques de packaging avancé, et qu'il a des concurrents sérieux. Situer CoWoS parmi ses voisins aide à comprendre ses choix.

L'approche par ponts embarqués

Intel a développé une technologie appelée EMIB (Embedded Multi-die Interconnect Bridge), qui repose sur une idée cousine de CoWoS-L : plutôt qu'une grande plaque de silicium, on embarque de petits ponts de silicium directement dans le substrat organique, là où une connexion dense est nécessaire. L'avantage mis en avant est un meilleur rendement d'utilisation de la surface de silicium et donc un coût potentiellement plus bas, puisqu'on n'utilise le silicium qu'aux endroits stratégiques. Chaque approche a ses partisans, ses forces et ses compromis ; l'industrie utilise d'ailleurs souvent plusieurs techniques en parallèle selon les produits.

Une convergence des idées

Ce qui est frappant, quand on prend un peu de recul, c'est la convergence des solutions. Interposeur de silicium plein, support organique avec ponts locaux, ponts embarqués dans le substrat : toutes ces approches poursuivent le même but — connecter plusieurs puces entre elles avec une densité maximale et une distance minimale. Elles diffèrent par le curseur qu'elles placent entre performance, coût et taille, mais partagent la même vision fondamentale. Le packaging avancé n'est plus une étape secondaire de fabrication ; il est devenu un terrain d'innovation à part entière, aussi déterminant que la gravure des transistors.

Pendant des décennies, l'innovation se concentrait sur ce qui se passait à l'intérieur d'une puce. Aujourd'hui, une part majeure du progrès se joue dans l'espace entre les puces — dans la manière de les relier. C'est un déplacement discret mais profond du centre de gravité de la microélectronique.

Pourquoi cette technologie est devenue si précieuse

Un dernier volet mérite qu'on s'y arrête, car il éclaire l'importance stratégique de CoWoS au-delà de la seule prouesse technique. Cette technologie est difficile à fabriquer, et sa disponibilité conditionne directement le rythme du déploiement de l'IA.

Un procédé exigeant, une ressource recherchée

Assembler un module CoWoS demande des équipements spécialisés, une propreté extrême et une maîtrise très fine des contraintes thermiques et mécaniques. Le rendement — la proportion d'assemblages réussis — est un enjeu constant, d'autant que chaque module réunit des composants précieux. Cette complexité fait de la capacité de production CoWoS une ressource recherchée : la demande des concepteurs d'accélérateurs dépasse largement l'offre disponible, et les fondeurs investissent massivement pour augmenter leurs capacités.

Ce point a une conséquence intéressante. La puissance de calcul disponible pour l'IA ne dépend pas seulement de la finesse de gravure ou du talent des concepteurs de puces ; elle dépend aussi, très concrètement, de la capacité à assembler ces puces avec leur mémoire. Une innovation de packaging, longtemps considérée comme une affaire d'ingénieurs discrets, s'est ainsi retrouvée au centre des discussions sur l'avenir de l'informatique. Une belle revanche pour une discipline restée trop longtemps dans l'ombre de la gravure.

Un progrès qui profite à tout l'écosystème

La bonne nouvelle, c'est que les progrès du packaging bénéficient à l'ensemble de la filière. Chaque avancée — modules plus grands, meilleurs rendements, coûts mieux maîtrisés — se traduit par des accélérateurs plus puissants et plus efficaces sur le plan énergétique. Améliorer la performance par watt, dans un contexte où les centres de calcul consomment beaucoup, est un objectif hautement souhaitable. Et les feuilles de route publiques annoncent des modules toujours plus intégrés, capables d'accueillir davantage de mémoire et de puissance de calcul dans un même boîtier. La trajectoire est claire et positive : on apprend à faire tenir, dans un centimètre carré, une part croissante de l'intelligence artificielle de demain.

À retenir

Récapitulons l'essentiel, pour que cette visite guidée laisse une trace durable. CoWoS est une technique de packaging dite 2,5D qui pose plusieurs puces côte à côte sur une plaque intermédiaire — l'interposeur — gravée de connexions extrêmement fines et nombreuses. Cet interposeur, souvent en silicium et traversé de puits verticaux appelés TSV, permet de relier un processeur graphique à sa mémoire HBM avec une densité de câblage qu'aucun circuit imprimé ne pourrait offrir.

Les points clés à emporter tiennent en quelques lignes :

Le problème : la loi de Moore ralentit et le « mur de la mémoire » limite le débit entre calcul et données. Rapprocher physiquement les puces devient la meilleure façon de progresser.
La solution : l'interposeur, un socle de silicium ultra-connecté qui raccourcit les distances et multiplie les voies de communication entre puces voisines.
Le duo gagnant : CoWoS et la mémoire HBM sont indissociables ; la HBM fournit le débit, l'interposeur le connecte physiquement au processeur.
Trois variantes : CoWoS-S (silicium plein, performance maximale), CoWoS-R (support organique, coût réduit) et CoWoS-L (ponts locaux, très grands modules).
La frontière mouvante : la taille du réticule limite l'interposeur, mais le packaging permet de la dépasser en assemblant des morceaux, réticule après réticule.

La prochaine fois que vous lirez qu'un nouveau processeur d'IA « bat des records de bande passante », vous saurez qu'une bonne part du mérite revient à cette couche invisible de silicium tapie sous les puces. CoWoS illustre une leçon durable de l'histoire des techniques : parfois, le progrès ne vient pas de composants plus petits, mais d'une manière plus intelligente de les faire dialoguer. Il y a quelque chose de profondément réjouissant à découvrir que l'une des clés de l'intelligence artificielle moderne réside dans un art aussi patient et méticuleux que celui d'assembler et de connecter. C'est, au fond, une magnifique histoire d'urbanisme miniature — et elle ne fait que commencer.