HBM4 : la prochaine génération de mémoire pour l'IA se prépare

Il existe, au cœur des grandes machines qui font tourner l'intelligence artificielle, une pièce dont on parle rarement et qui décide pourtant de presque tout. Ce n'est pas le processeur graphique, ce héros dont chacun connaît le nom. C'est la mémoire posée juste à côté de lui, empilée en petites tours de silicium plus fines qu'un cheveu. On l'appelle la HBM, pour High Bandwidth Memory, la mémoire à très haute bande passante. Et une nouvelle marche vient d'apparaître dans cet escalier discret : la HBM4. Elle promet de doubler la largeur du tuyau par lequel circulent les données, de faire descendre la consommation, et surtout de transformer la mémoire elle-même en composant intelligent. Prenons le temps de comprendre, sans jargon inutile, ce que cette prochaine génération apporte réellement et pourquoi elle intéresse tant les ingénieurs qui construisent les puces d'IA.

Pourquoi la mémoire compte autant que le calcul

Quand on imagine une puce d'intelligence artificielle, on pense d'abord à sa puissance de calcul : des milliers de petites unités qui multiplient des nombres à toute vitesse. C'est vrai, mais c'est une moitié de l'histoire. L'autre moitié, c'est la capacité à nourrir ces unités de calcul en données. Un modèle de langage comme ceux qui répondent à vos questions manipule des dizaines, parfois des centaines de milliards de paramètres. À chaque mot produit, la puce doit aller relire une grande partie de ces paramètres en mémoire. Si le tuyau qui relie la mémoire au calcul est trop étroit, les unités de calcul passent leur temps à attendre. Elles sont là, prêtes, mais oisives.

Les ingénieurs ont donné un nom à ce phénomène : le mur de la mémoire. L'idée est simple. Depuis des décennies, la puissance de calcul progresse plus vite que la vitesse à laquelle on parvient à déplacer les données. L'écart se creuse. Résultat, pour beaucoup de tâches d'IA modernes, ce n'est plus le calcul qui limite la vitesse, mais la bande passante mémoire, c'est-à-dire la quantité de données que l'on peut faire circuler chaque seconde.

La contrainte qui décide de la vitesse d'un grand modèle de langage n'est pas la puissance de calcul, mais la bande passante mémoire. C'est le tuyau, pas le moteur, qui fixe le rythme.

Le moteur de calcul pourrait travailler bien plus vite : faute d'être nourri assez vite par la mémoire, une partie de ses unités reste oisive. C'est ce goulot que la HBM4 vient élargir.

C'est pour franchir ce mur qu'a été inventée la mémoire à haute bande passante. Plutôt que de poser les puces mémoire loin du processeur, sur la carte mère, on les empile en petites tours verticales et on les colle juste à côté du calcul, sur le même socle de silicium. Les distances raccourcissent, les connexions se multiplient, et la bande passante explose. La HBM4 est la quatrième grande étape de cette histoire, et c'est la plus ambitieuse jusqu'ici.

Un peu de vocabulaire, expliqué simplement

Trois mots reviennent sans cesse dès qu'on parle de HBM. Autant les apprivoiser une bonne fois.

• La bande passante : c'est le débit, la quantité de données déplacées par seconde. On la mesure en téraoctets par seconde (To/s). Plus elle est élevée, plus la puce est nourrie vite.
• La capacité : c'est la quantité totale de données que la pile peut retenir en même temps, mesurée en gigaoctets (Go). Plus elle est grande, plus le modèle qui tient tout entier dans la mémoire peut être volumineux.
• La largeur d'interface : c'est le nombre de fils, de canaux parallèles, par lesquels les données transitent. C'est la largeur du tuyau. Une interface de 2048 bits signifie 2048 fils qui travaillent de front.

Retenez cette image du tuyau : la bande passante dépend à la fois de sa largeur (le nombre de fils) et de la vitesse à laquelle chaque fil transmet. La HBM4 joue sur les deux leviers, mais elle mise surtout sur la largeur. C'est là son coup d'éclat.

Le grand saut : une interface deux fois plus large

Voici le changement le plus spectaculaire de cette nouvelle génération. Jusqu'à la HBM3E, chaque pile de mémoire dialoguait avec le processeur à travers une interface de 1024 bits. La HBM4 double ce chiffre et passe à 2048 bits. Deux mille quarante-huit fils travaillant en parallèle pour chaque pile. C'est comme élargir une autoroute qui avait déjà de nombreuses voies et lui en ajouter autant d'un coup.

Ce doublement a une conséquence directe. Même si chaque fil transmet à une vitesse raisonnable, la largeur double du tuyau permet d'atteindre une bande passante d'environ 2 To/s par pile selon le standard officiel, contre à peu près 1,2 To/s pour la génération HBM3E. Pour donner une échelle concrète, 2 To/s, c'est de quoi transférer chaque seconde l'équivalent de plusieurs centaines de films en haute définition. Le fabricant SK hynix a d'ailleurs illustré son propre échantillon en expliquant qu'il traitait en une seconde plus de 400 films de 5 Go.

Le choix d'élargir l'interface plutôt que de tout miser sur la vitesse par fil n'est pas anodin. Faire aller chaque fil très vite consomme beaucoup d'énergie et complique la fabrication. En doublant plutôt le nombre de fils, on obtient un débit énorme tout en gardant une vitesse par fil plus sage. C'est une manière élégante de gagner sur les deux tableaux : la puissance et la sobriété.

Un détail rassure les industriels : le standard prévoit une compatibilité avec les contrôleurs de la génération précédente. On peut donc faire évoluer une conception existante sans tout réinventer, ce qui accélère l'adoption et réduit les risques pour les équipes qui construisent les puces.

Un standard officiel, gage de stabilité

Une nouvelle mémoire ne devient réellement utilisable que lorsque tout le monde s'accorde sur ses règles du jeu. Ce rôle d'arbitre revient à un organisme appelé le JEDEC, qui rassemble les fabricants et fixe les standards communs. Le 16 avril 2025, le JEDEC a publié la spécification officielle de la HBM4, dont le nom de code est JESD270-4. Ce document est la carte d'identité complète de la nouvelle mémoire : il décrit sa largeur d'interface, ses tensions, son nombre de canaux, ses mécanismes de fiabilité.

Quelques chiffres clés issus de ce standard méritent d'être cités, car ils dessinent le caractère de la HBM4 :

• Une interface de 2048 bits, deux fois plus large que la génération précédente.
• 32 canaux indépendants par pile, contre 16 auparavant. Multiplier les canaux, c'est permettre à la mémoire de servir plusieurs requêtes en même temps sans embouteillage.
• Une vitesse par broche allant jusqu'à 8 Gb/s dans le cadre du standard, ce qui suffit à atteindre les 2 To/s grâce à la largeur d'interface.
• Des tensions d'alimentation plus basses et modulables selon les fabricants, pour réduire la consommation.
• Des mécanismes de fiabilité renforcés, dont une gestion dirigée du rafraîchissement qui aide à contrer un défaut connu appelé row hammer, où l'activité intense d'une rangée de cellules peut perturber ses voisines.

Publier un standard, c'est offrir un langage commun. À partir du moment où le JEDEC fige les règles, chaque fabricant sait exactement ce qu'il doit produire pour que sa mémoire s'intègre partout.

Il faut noter que les fabricants annoncent souvent des vitesses supérieures à ce que fixe le standard de base. Ce dernier définit un socle commun garanti, mais chacun peut pousser plus loin ses propres produits. C'est pourquoi on entend parler de vitesses par broche bien au-delà des 8 Gb/s de référence : ce sont des implémentations avancées qui vont volontairement au-delà du minimum partagé.

La révolution discrète : une base qui pense

Voici, à mes yeux, l'idée la plus élégante de la HBM4. Pour la comprendre, il faut ouvrir en pensée l'une de ces petites tours de mémoire. Une pile HBM, c'est un empilement de fines galettes de silicium, les dies, reliées verticalement. Tout en bas de cette tour se trouve une galette particulière : la base logique, en anglais base die. C'est le rez-de-chaussée de l'immeuble, celui qui organise la circulation entre la mémoire au-dessus et le processeur à côté.

La nouveauté de la HBM4 tient au rez-de-chaussée : la base logique, mise en couleur, n'est plus un simple passe-plat. Gravée comme un processeur, elle peut préparer, protéger, voire commencer à traiter les données avant qu'elles n'atteignent le calcul.

Jusqu'à présent, cette base était fabriquée avec les mêmes procédés que la mémoire elle-même, des procédés optimisés pour stocker des données, pas pour effectuer des traitements. La HBM4 change complètement cette approche. Désormais, la base logique peut être gravée avec des procédés de logique avancée, ceux-là mêmes qui servent à fabriquer les processeurs. Autrement dit, le rez-de-chaussée de la tour de mémoire devient un vrai petit circuit logique, capable d'un peu plus que simplement router des données.

Ce que cela ouvre comme possibilités

Ce changement paraît technique, mais ses conséquences sont larges. En gravant la base avec un procédé logique moderne, on peut y embarquer des fonctions supplémentaires : des contrôleurs mémoire sur mesure, du chiffrement matériel des données, et même l'amorce de ce qu'on appelle le calcul en mémoire, où la mémoire effectue certaines opérations de base avant même que les données ne parviennent au processeur.

L'intérêt saute aux yeux quand on repense au mur de la mémoire. Si la mémoire peut réaliser elle-même certains traitements simples, on évite un aller-retour coûteux vers le processeur. On rapproche le calcul de l'endroit où vivent les données, plutôt que de faire voyager les données jusqu'au calcul. C'est un renversement plein de finesse, et la HBM4 en pose les fondations.

Avec la HBM4, la mémoire cesse d'être un simple entrepôt passif. Sa base devient un composant logique à part entière, capable de préparer, protéger et parfois transformer les données sur place.

Cette évolution explique aussi pourquoi les fondeurs, ces usines qui gravent les puces les plus avancées, entrent désormais dans la fabrication de la mémoire. Produire une base logique moderne demande leur savoir-faire. On voit ainsi des partenariats se nouer entre fabricants de mémoire et fondeurs pour graver ces bases sur des procédés fins. La frontière historique entre le monde de la mémoire et celui du calcul s'estompe, et la HBM4 est le point où ces deux mondes commencent vraiment à se rejoindre.

Plus de capacité, moins d'énergie

La bande passante n'est pas le seul terrain de progrès. La capacité compte tout autant, car un modèle d'IA qui tient entièrement dans la mémoire proche du processeur s'exécute bien plus efficacement qu'un modèle qui doit constamment aller chercher des morceaux ailleurs.

Une pile HBM4 empilant douze étages de mémoire atteint 36 Go, soit la même capacité qu'une HBM3E de hauteur équivalente. Mais le standard ouvre la porte à des piles de seize étages avec des couches plus denses, capables de retenir jusqu'à 64 Go par pile. Or une puce d'IA embarque plusieurs piles côte à côte. En multipliant capacité par pile et nombre de piles, on obtient des accélérateurs capables de loger des modèles considérables dans leur mémoire immédiate.

L'efficacité énergétique progresse elle aussi, et c'est un point que j'aime particulièrement souligner, car il est souvent éclipsé par la course aux débits. La HBM4 abaisse ses tensions d'alimentation et les rend modulables. Concrètement, les comparatifs techniques évoquent une bande passante fortement accrue pour une hausse de consommation bien plus modérée. On produit davantage de débit sans faire flamber la facture d'énergie dans les mêmes proportions. Dans des salles serveurs où la consommation électrique devient un vrai sujet de planification, chaque point d'efficacité gagné se traduit par des économies d'exploitation réelles.

Un exemple parlant : le cache d'attention

Pour rendre tout cela concret, prenons le cas d'un modèle de langage qui répond à une longue conversation. À mesure que le dialogue s'allonge, le modèle conserve en mémoire une trace de tout ce qui a été dit : c'est le cache d'attention, souvent appelé cache clé-valeur. Sur les très longs contextes, de plusieurs dizaines à plusieurs centaines de milliers de mots, ce cache devient énorme et pèse lourdement sur la mémoire.

Deux qualités de la HBM4 aident directement ici. D'abord la capacité accrue, qui permet de retenir un cache plus volumineux sans déborder. Ensuite la bande passante doublée, qui accélère la relecture permanente de ce cache à chaque nouveau mot produit. On voit bien que le progrès de la mémoire n'est pas une abstraction d'ingénieur : il se ressent dans la capacité d'un assistant à tenir une longue conversation cohérente et à répondre sans latence gênante.

Qui construit cette mémoire ?

Trois grands fabricants se partagent aujourd'hui le monde de la mémoire à haute bande passante, et tous trois avancent sur la HBM4. Chacun avec sa personnalité et sa stratégie, ce qui rend cette période passionnante à observer.

SK hynix, premier à livrer des échantillons

Le sud-coréen SK hynix a marqué les esprits en mars 2025 en annonçant l'expédition des premiers échantillons de HBM4 à douze étages à ses clients, en avance sur son propre calendrier. Ces échantillons franchissaient pour la première fois la barre des 2 To/s de bande passante, un débit plus de 60 % supérieur à celui de la génération HBM3E, selon SK hynix. Le fabricant visait une préparation de sa production de masse au second semestre 2025. SK hynix a également noué un partenariat avec un grand fondeur pour la fabrication de ses bases logiques, illustrant bien cette convergence entre mémoire et logique évoquée plus haut.

Samsung, l'approche intégrée

Le compatriote Samsung mise sur une stratégie particulière : produire la base logique dans sa propre fonderie, sur un procédé fin, tout en assurant lui-même l'assemblage final de la pile. Cette approche fait de Samsung le fabricant capable de maîtriser toute la chaîne sous un même toit, du silicium jusqu'à l'emballage final. C'est un pari sur l'intégration : en gardant chaque étape en interne, on cherche à mieux contrôler la qualité et les coûts.

Micron, le troisième larron

L'américain Micron complète ce trio et travaille lui aussi sur la HBM4, avec le recours à un fondeur pour ses bases logiques des générations à venir. La présence de trois fabricants solides est une bonne nouvelle pour l'ensemble de l'industrie : la concurrence stimule l'innovation et évite qu'un seul acteur ne dicte ses conditions sur un composant aussi central.

Trois fabricants, trois stratégies, un même objectif : franchir le mur de la mémoire. Cette pluralité est un moteur d'innovation, chacun poussant les autres à aller plus loin.

Ces mémoires ne vivent évidemment pas seules. Elles sont destinées à équiper les prochaines générations d'accélérateurs d'IA. Les fabricants de puces graphiques ont exprimé des besoins précis, et l'on a même vu les spécifications de vitesse être revues à la hausse à mesure que les exigences des futures puces se précisaient. La mémoire et le processeur avancent main dans la main : l'un pousse l'autre, et réciproquement.

Où en est-on, concrètement ?

Faisons le point sans surinterpréter, car en matière de calendrier industriel, la prudence est de mise. Voici ce que l'on peut affirmer sereinement, sources à l'appui.

• Le standard officiel de la HBM4 est publié depuis avril 2025. Les règles sont posées.
• Les premiers échantillons circulent chez les clients depuis le début 2025, à commencer par ceux de SK hynix.
• La préparation de la production de masse a été visée pour la période allant de la seconde moitié de 2025 aux mois qui suivent, selon les fabricants.
• Le déploiement dans de véritables accélérateurs d'IA s'échelonne ensuite sur 2026 et au-delà.

Dans le même temps, la génération encore antérieure, la HBM3E, reste le socle éprouvé pour la plupart des déploiements immédiats. Elle offre une compatibilité facile et des performances déjà considérables. La HBM4 n'est donc pas une rupture qui rend tout le reste obsolète du jour au lendemain, mais une marche supplémentaire que l'industrie gravit progressivement, produit après produit. C'est ainsi que fonctionne le progrès dans les semi-conducteurs : par incréments soigneusement validés, pas par grands bonds hasardeux.

Et après ? Un mot sur la suite

Les feuilles de route évoquent déjà une évolution appelée HBM4E, qui poussera encore les vitesses et affinera davantage les bases logiques. Il serait imprudent d'avancer des chiffres définitifs sur cette étape ultérieure, car les spécifications continuent de se préciser. Restons-en donc à l'essentiel : la HBM4 ouvre un cycle, et ce cycle a déjà sa suite en préparation. L'escalier discret dont je parlais au début continue de grimper.

Une petite histoire de la mémoire empilée

Pour apprécier ce que la HBM4 apporte, rien ne vaut un regard en arrière sur le chemin parcouru. La mémoire à haute bande passante n'est pas née d'hier. Elle est le fruit d'une idée patiemment mûrie : puisque l'on ne peut pas indéfiniment accélérer un fil unique, autant en multiplier le nombre et rapprocher la mémoire du calcul. Cette idée s'est déclinée en générations successives, chacune apportant sa pierre.

Des débuts modestes à la course actuelle

La première génération de HBM a posé les bases : empiler des galettes de mémoire et les relier verticalement par de minuscules canaux traversant le silicium. Le débit paraissait déjà considérable à l'époque, mais il était modeste comparé aux standards actuels. Est venue ensuite la HBM2, qui a affiné l'empilement et augmenté la capacité, puis la HBM2E, une évolution qui a poussé les fréquences un cran plus loin.

Le vrai tournant grand public est arrivé avec la HBM3, puis sa variante améliorée HBM3E. C'est cette génération qui équipe l'essentiel des accélérateurs d'IA en service aujourd'hui. Avec son interface de 1024 bits et une bande passante avoisinant 1,2 To/s par pile, la HBM3E a rendu possible l'entraînement et l'exécution des grands modèles que nous utilisons. Elle reste, au moment où j'écris ces lignes, le socle de référence pour les déploiements immédiats, précisément parce qu'elle est mûre, disponible et bien maîtrisée.

La HBM4 s'inscrit dans cette lignée, mais elle marque une inflexion plus nette que les précédentes. Là où chaque génération apportait surtout des fréquences plus élevées et une capacité accrue, la HBM4 change deux choses structurelles à la fois : elle double la largeur de l'interface, et elle transforme la nature même de la base logique. Ce n'est pas seulement « plus vite », c'est « autrement conçu ». Voilà pourquoi les ingénieurs en parlent avec un enthousiasme particulier.

Chaque génération de HBM a poussé un curseur. La HBM4 en pousse deux d'un coup : la largeur du tuyau et l'intelligence de la base. C'est ce qui en fait une marche à part.

Le rôle du fil traversant, ce héros invisible

Un mot mérite d'être dit sur la manière dont on relie les galettes empilées. À l'intérieur d'une pile, les étages communiquent par de minuscules canaux verticaux qui percent le silicium de part en part. Ce sont eux qui permettent aux données de monter et descendre entre les étages sans avoir à ressortir de la tour. Plus l'interface s'élargit, plus il faut de ces canaux, et plus leur fabrication devient délicate.

Avec la HBM4 et son interface deux fois plus large, l'assemblage devient un art de haute précision. Les fabricants perfectionnent des techniques d'empilement toujours plus fines pour coller les galettes les unes aux autres sans laisser d'espace parasite, tout en évacuant la chaleur produite. Ce travail d'orfèvre, invisible pour l'utilisateur final, conditionne pourtant la fiabilité de l'ensemble. Une pile de mémoire réussie, c'est autant une prouesse de conception qu'une prouesse d'assemblage.

Des cas d'usage concrets, au-delà des chiffres

Les spécifications, aussi impressionnantes soient-elles, restent abstraites tant qu'on ne les rattache pas à des usages réels. Voyons donc où la HBM4 fera une différence tangible, au-delà du simple plaisir des grands nombres.

L'entraînement des grands modèles

Entraîner un modèle d'IA, c'est lui montrer d'immenses quantités de données et ajuster ses milliards de paramètres jusqu'à ce qu'il produise de bonnes réponses. Cette phase engloutit une puissance de calcul colossale, mais elle réclame surtout de faire circuler sans cesse des paramètres et des données d'entraînement. Une bande passante mémoire doublée, comme celle qu'offre la HBM4, réduit les temps d'attente des unités de calcul. Concrètement, cela peut raccourcir la durée des entraînements ou permettre de traiter des lots de données plus grands à chaque passage. Le temps est une ressource précieuse dans ces campagnes qui peuvent durer des semaines : chaque gain de débit se traduit en jours économisés.

L'inférence, cette phase où l'on utilise le modèle

Une fois entraîné, le modèle est mis au travail : il répond aux requêtes, génère du texte, analyse des images. C'est l'inférence, et c'est souvent là que le mur de la mémoire se fait le plus sentir. À chaque mot produit, la puce relit une part importante des paramètres. La bande passante devient alors le facteur limitant direct de la vitesse de réponse. En doublant ce débit, la HBM4 aide les modèles à répondre plus vite, ou à servir davantage d'utilisateurs simultanément sur une même machine. Pour un service qui reçoit des millions de requêtes, cette efficacité se traduit par une meilleure réactivité et une exploitation plus rationnelle des installations.

Les très longs contextes

Nous en avons parlé avec le cache d'attention, mais l'exemple mérite d'être élargi. Les modèles récents savent tenir compte de contextes de plus en plus longs : un document entier, un livre, une base de code complète. Plus le contexte s'allonge, plus la mémoire nécessaire pour le retenir grandit. La combinaison capacité accrue et bande passante doublée de la HBM4 rend ces longs contextes plus praticables. On peut imaginer des assistants capables d'analyser un rapport de plusieurs centaines de pages sans perdre le fil, précisément parce que la mémoire qui les porte a gagné en ampleur et en débit.

Le calcul scientifique et la simulation

L'intelligence artificielle n'est pas la seule bénéficiaire. Les grands calculs scientifiques, la simulation de phénomènes physiques, la modélisation climatique ou l'analyse de données massives réclament eux aussi d'énormes débits mémoire. Le standard HBM4 a été pensé autant pour ces usages de calcul intensif que pour l'IA. Un chercheur qui simule le comportement d'un fluide ou l'évolution d'un système complexe gagnera lui aussi à disposer d'une mémoire plus large et plus rapide. La HBM4 irrigue ainsi tout un pan de la science computationnelle, bien au-delà des seuls modèles de langage.

Comment lire une fiche technique de HBM4

Supposons que vous tombiez un jour sur la fiche technique d'un accélérateur équipé de HBM4, ou sur un comparatif entre plusieurs produits. Quels critères regarder pour vous forger un avis éclairé ? Voici une petite grille de lecture, pensée pour rester valable dans le temps.

• La bande passante totale. Ne regardez pas seulement le débit par pile, mais le débit cumulé de toutes les piles de la puce. C'est ce chiffre global qui reflète la capacité réelle à nourrir le calcul.
• La capacité mémoire totale. Additionnez la capacité de chaque pile. Elle détermine la taille du modèle qui tiendra entièrement dans la mémoire proche, sans recours à des mémoires plus lentes et plus éloignées.
• La hauteur d'empilement. Une pile de seize étages loge davantage qu'une pile de douze. C'est un indice de densité, mais aussi de complexité de fabrication.
• Le rapport bande passante sur consommation. C'est souvent le critère le plus révélateur de la maturité d'une conception. Beaucoup de débit pour peu d'énergie, voilà le signe d'un travail abouti.
• La nature de la base logique. Une base gravée en procédé logique moderne annonce des fonctions embarquées possibles. C'est un marqueur de la génération HBM4 par rapport aux précédentes.

Armé de ces cinq repères, vous saurez distinguer un argument marketing d'une réelle avancée technique. Retenez surtout que le chiffre le plus gros n'est pas toujours le plus significatif : c'est l'équilibre entre débit, capacité et sobriété qui fait une bonne mémoire.

Le meilleur composant n'est pas celui qui affiche le plus grand nombre, mais celui qui équilibre le mieux débit, capacité et consommation pour l'usage visé.

Quelques questions que l'on se pose souvent

La HBM4 va-t-elle rendre la HBM3E obsolète du jour au lendemain ?

Non, et c'est un point important. Les transitions dans les semi-conducteurs sont progressives. La HBM3E reste le choix mûr et disponible pour de nombreux déploiements, avec l'avantage d'une compatibilité facile. La HBM4 s'installe par vagues, produit après produit, à mesure que les fabrications se stabilisent et que les nouveaux accélérateurs arrivent. Les deux générations cohabiteront un temps, chacune servant les usages qui lui conviennent le mieux.

Pourquoi ne parle-t-on pas simplement de « barrettes de mémoire » comme dans un ordinateur ?

Parce que la HBM appartient à une catégorie très différente. Une barrette classique s'enfiche loin du processeur, sur la carte mère, et communique par un tuyau relativement étroit. La HBM, elle, est soudée juste à côté du calcul, empilée en tours et reliée par des milliers de canaux. Cette proximité et cette largeur d'interface sont exactement ce qui lui confère sa bande passante hors norme. On ne peut pas mélanger les deux mondes : la HBM est faite pour les machines où le débit prime avant tout.

Le calcul en mémoire va-t-il remplacer le processeur ?

Pas du tout. L'idée n'est pas de remplacer le calcul principal, mais de le soulager en confiant à la mémoire quelques opérations très simples, à réaliser sur place pour éviter des allers-retours coûteux. Le processeur reste le cerveau de l'opération. La base logique de la HBM4 est plutôt un assistant discret qui prépare le terrain. C'est une division du travail intelligente, pas une révolution de palais.

Faut-il attendre la HBM4 pour se lancer dans l'IA ?

Certainement pas. Les infrastructures actuelles, équipées de générations éprouvées, font déjà des merveilles. La HBM4 ouvre de nouvelles marges, elle ne conditionne pas les usages d'aujourd'hui. La bonne approche consiste à choisir l'outil adapté à son besoin présent, tout en suivant l'évolution des standards pour anticiper les renouvellements futurs. La technologie la plus récente n'est pas toujours la plus appropriée : c'est l'adéquation au besoin qui prime.

Ce qu'il faut retenir

Si vous ne deviez garder que quelques idées de cette exploration, les voici, rassemblées.

• La mémoire décide. Pour beaucoup de tâches d'IA, c'est la bande passante mémoire, et non la puissance de calcul, qui fixe la vitesse réelle. La HBM4 s'attaque précisément à ce mur.
• Une interface deux fois plus large. En passant de 1024 à 2048 bits, la HBM4 élargit le tuyau et atteint environ 2 To/s par pile, contre 1,2 To/s auparavant.
• Un standard officiel. Le JEDEC a publié la spécification JESD270-4 en avril 2025, fixant les règles communes : 32 canaux, tensions abaissées, fiabilité renforcée.
• Une base qui pense. La base logique de la pile peut désormais être gravée en procédé logique avancé, ouvrant la voie à des fonctions embarquées et au calcul au plus près des données.
• Plus de capacité, meilleure efficacité. Jusqu'à 64 Go par pile en configuration dense, avec un rapport bande passante sur consommation nettement amélioré.
• Trois fabricants en course. SK hynix, Samsung et Micron avancent chacun avec leur stratégie, dans un calendrier qui s'étend de 2025 à 2026 et au-delà.

Ce qui me touche dans cette histoire, c'est qu'elle inverse une intuition trop répandue. On croit volontiers que l'intelligence artificielle progresse uniquement grâce à des cerveaux de silicium toujours plus puissants. Mais la HBM4 nous rappelle que la moitié du chemin passe par une pièce modeste, une petite tour de mémoire empilée dans l'ombre du processeur. En élargissant son tuyau, en abaissant sa consommation, et surtout en dotant sa base d'une véritable intelligence logique, cette prochaine génération prépare les fondations sur lesquelles s'appuieront les modèles de demain. La prochaine fois que vous verrez une conversation fluide avec un assistant, ou une image générée en un clin d'œil, souvenez-vous qu'une part du mérite revient à cette mémoire discrète, patiemment perfectionnée, marche après marche.

Sources

• JEDEC — Communiqué officiel de publication du standard JESD270-4 HBM4
• Tom's Hardware — JEDEC finalizes HBM4 memory standard with major bandwidth and efficiency upgrades
• SK hynix — Ships World's First 12-Layer HBM4 Samples to Customers
• TrendForce — Following JEDEC's HBM4 Standard: What's Next for SK hynix, Samsung, and Micron?
• Moz Electronics — HBM3E vs HBM4 Comparison: Bandwidth, Capacity, Power & AI Memory Roadmap
• Spheron — AI's Memory Wall Problem and inference latency (2026)