N2, le 2nm : TSMC entre dans l'ère des transistors GAA nanosheet

Fin 2025, dans les salles blanches de deux usines taïwanaises, une bascule discrète mais considérable s'est produite : le fondeur TSMC a lancé la production en volume de son nœud N2, sa première génération de puces gravées à l'échelle du 2 nanomètre. Derrière cette étape se cache une rupture d'architecture attendue depuis plus d'une décennie. Pour la première fois chez ce fabricant, le transistor élémentaire n'a plus la forme d'une petite ailette dressée sur le silicium, mais celle d'un empilement de fines feuilles entièrement enrobées par leur grille de commande. Ce transistor porte un nom : le GAA nanosheet. Et son arrivée en production marque l'un des tournants les plus importants de la fabrication des puces depuis dix ans.

Cet article propose un panorama accessible et rigoureux de ce que représente le nœud N2. Nous partirons d'une question simple — pourquoi fallait-il changer la forme même du transistor ? — pour comprendre ensuite ce qu'est concrètement un transistor GAA nanosheet, ce qu'il apporte par rapport à la génération précédente, quels gains chiffrés TSMC annonce, comment la production a été mise en route, quels acteurs vont en bénéficier, et vers quoi mène cette trajectoire. L'objectif n'est pas de célébrer une marque, mais de donner les clés pour comprendre ce qui se joue dans ces usines où se décide, très concrètement, la puissance de calcul des prochaines années.

Un mot de méthode. Ce sujet mêle physique des semi-conducteurs, économie industrielle et prouesses de fabrication. Nous nous en tiendrons aux ordres de grandeur documentés et aux mécanismes vérifiables, en signalant honnêtement les compromis et les inconnues. Car un nœud aussi avancé, aussi impressionnant soit-il, n'est pas une baguette magique : il brille sur certains usages, impose ses contraintes et son coût, et son adoption relève d'un calcul lucide. Comprendre pourquoi et quand il s'impose vaut mieux que de s'émerveiller devant ses seuls superlatifs.

Pourquoi fallait-il changer la forme du transistor ?

Toute la puissance de l'électronique moderne repose sur une idée à la fois simple et vertigineuse : plus on parvient à placer de transistors sur une même surface de silicium, plus une puce peut calculer, mémoriser et consommer peu à travail égal. Un transistor, dans son principe, est un interrupteur commandé électriquement. Une électrode appelée grille contrôle le passage du courant dans un petit canal de silicium : selon la tension appliquée, elle laisse passer le courant ou le bloque. Des milliards de ces interrupteurs, ouvrant et fermant des milliards de fois par seconde, forment le cœur logique de tout processeur.

Pendant des décennies, ce transistor a eu une forme plane, puis, à partir des années 2010, une forme en relief. Cette architecture, baptisée FinFET, dessine le canal comme une fine ailette verticale — fin signifie « aileron » en anglais — autour de laquelle la grille s'enroule sur trois côtés. Ce contact sur trois faces a représenté un progrès majeur : en épousant mieux le canal, la grille le commande plus fermement, ce qui a permis de continuer la miniaturisation là où le transistor plan atteignait ses limites. Le FinFET a porté toute une génération de puces, des processeurs de smartphones aux accélérateurs des centres de données.

La limite des trois côtés

À mesure que les dimensions se réduisent, la grille sur trois côtés finit toutefois par montrer ses limites. Lorsque le canal devient extrêmement court, la grille peine à garder la maîtrise complète du courant : une partie du courant continue de circuler même quand le transistor devrait être bloqué. Ce courant résiduel, qu'on appelle le courant de fuite, se traduit par une consommation qui persiste au repos et par des difficultés de contrôle. On désigne ces phénomènes sous le terme d'effets de canal court. Plus on grave petit, plus ils deviennent gênants.

La parade était connue de longue date, en théorie. Si la grille sur trois côtés commande mieux qu'une grille sur un seul, alors une grille qui entoure le canal sur ses quatre côtés le commanderait mieux encore. Reste que fabriquer une telle structure, à l'échelle du nanomètre et par milliards, relève d'un défi industriel colossal. Il aura fallu près de dix ans de recherche et d'ingénierie de procédé pour que cette idée passe du laboratoire à la production de masse. C'est précisément ce que réalise le nœud N2.

Le passage du FinFET au GAA nanosheet n'est pas un simple gain de finesse : c'est un changement de la géométrie même de l'interrupteur élémentaire. On passe d'une grille qui enveloppe le canal sur trois côtés à une grille qui l'enrobe complètement. C'est la première rupture d'architecture du transistor depuis l'arrivée du FinFET.

Le transistor GAA nanosheet, expliqué simplement

Le sigle GAA signifie gate-all-around, littéralement « grille tout autour ». Il décrit une famille de transistors dans lesquels la grille entoure le canal sur la totalité de sa circonférence, et non plus sur trois côtés seulement. Cette enveloppe complète assure ce que les ingénieurs appellent un meilleur contrôle électrostatique : la grille tient le canal si fermement qu'elle peut le bloquer et le débloquer avec une précision et une netteté supérieures. Le courant de fuite diminue, les effets de canal court se trouvent mieux maîtrisés, et l'interrupteur redevient franc là où il commençait à devenir flou.

Des feuilles empilées plutôt qu'une ailette

Le mot nanosheet, « nanofeuille », désigne la forme concrète du canal dans la version retenue par TSMC. Au lieu d'une ailette verticale unique, le canal prend la forme de plusieurs fines feuilles de silicium horizontales, empilées les unes au-dessus des autres, la grille venant se glisser autour de chacune d'elles. Imaginez, au lieu d'une seule lame dressée, une pile de rubans horizontaux enrobés de toutes parts par le matériau de commande. Cette configuration additionne deux avantages : l'enveloppe complète de chaque feuille pour le contrôle électrostatique, et l'empilement pour offrir une large surface de conduction sur une faible empreinte au sol.

Cette géométrie empilée offre un levier de réglage précieux. En ajustant la largeur des feuilles, le concepteur peut privilégier soit un transistor très rapide, capable de délivrer un fort courant, soit un transistor très sobre, à faible fuite. Là où le FinFET n'offrait qu'un réglage par quanta — on ajoutait des ailettes entières, une par une —, la nanofeuille se module de façon plus continue. Cette souplesse d'ajustement est l'un des atouts discrets mais réels de l'architecture, et TSMC l'a industrialisée dans une fonction que nous détaillerons plus loin.

Pourquoi c'est le bon moment

Cette transition ne s'est pas imposée par mode, mais par nécessité physique. En dessous d'un certain seuil de miniaturisation, le FinFET ne suivait plus : les gains devenaient trop faibles au regard des fuites qu'il fallait accepter. Le GAA nanosheet rouvre la voie de la miniaturisation en rétablissant un contrôle du canal à la hauteur des dimensions visées. Selon les données publiées par TSMC pour son nœud N2 face au FinFET N3E, l'architecture à grille enveloppante réduit la consommation dynamique de 25 à 30 % (jusqu'à 35 % dans les configurations les plus favorables) à performance équivalente par rapport au FinFET, et supprime plus efficacement les effets de canal court. C'est la raison pour laquelle cette architecture est devenue le choix privilégié pour les nœuds à 3 nanomètres et en deçà.

Un transistor GAA nanosheet, c'est un canal découpé en plusieurs feuilles de silicium horizontales, empilées, chacune entièrement enrobée par la grille. L'enveloppe complète rétablit un contrôle franc du courant ; l'empilement offre une large surface de conduction sur peu de place. Deux idées simples, une décennie d'ingénierie pour les rendre fabricables par milliards.

Une petite histoire des formes du transistor

Pour saisir la portée du GAA nanosheet, il est éclairant de le replacer dans la lignée des architectures qui l'ont précédé. Cette histoire tient en trois grandes formes, chacune répondant à un obstacle rencontré par la précédente. Elle raconte, en filigrane, la manière dont l'industrie a su réinventer périodiquement son composant le plus élémentaire pour continuer d'avancer.

Le transistor plan, l'ère fondatrice

Pendant plus de quarante ans, le transistor a eu une forme plane. Le canal était une simple bande horizontale à la surface du silicium, et la grille reposait dessus, le commandant par le haut. Cette architecture, d'une élégante simplicité, a porté l'électronique depuis ses débuts industriels jusqu'aux années 2010. Sa force résidait dans sa facilité de fabrication et sa parfaite adéquation à la miniaturisation tant que les dimensions restaient confortables. Génération après génération, on réduisait les côtés, on gagnait en densité et en vitesse, et la mécanique semblait pouvoir se poursuivre indéfiniment.

Puis, à mesure que le canal raccourcissait, la grille par le haut a commencé à perdre la main. Sur un canal très court, elle ne parvenait plus à empêcher totalement le courant de passer à l'état bloqué. Les fuites augmentaient, la consommation au repos grimpait, et le transistor plan approchait d'un plafond physique. Il fallait redonner à la grille une meilleure prise sur le canal.

Le FinFET, la grille qui se dresse

La réponse, industrialisée au début des années 2010, a consisté à faire sortir le canal du plan. Au lieu d'une bande couchée, on a dressé une fine ailette verticale de silicium, et la grille est venue l'enrober sur trois côtés. Ce contact sur trois faces au lieu d'une seule a considérablement renforcé la maîtrise du canal. Le FinFET a ainsi relancé la miniaturisation pour une décennie entière, permettant les processeurs qui équipent aujourd'hui la plupart des ordinateurs, téléphones et serveurs. C'était la première fois que le transistor quittait le plan pour gagner en relief, et ce fut un succès industriel majeur.

Mais la logique qui a fait chuter le transistor plan a fini par rattraper le FinFET à son tour. À l'approche du 2 nanomètre, la grille sur trois côtés a commencé, elle aussi, à montrer ses limites. La quatrième face — celle par laquelle le canal repose sur son support — échappait au contrôle, et cette échappée redevenait pénalisante aux plus petites dimensions. Il fallait, à nouveau, envelopper davantage.

Le GAA nanosheet, l'enveloppe complète

Le GAA nanosheet parachève cette logique en fermant la boucle : la grille entoure désormais le canal sur ses quatre côtés, sans laisser d'échappée. On observe ainsi une remarquable cohérence historique : de la grille sur un côté à la grille sur trois côtés, puis sur quatre, chaque étape a resserré l'étreinte de la commande autour du canal pour compenser la diminution des dimensions. Le GAA nanosheet est l'aboutissement actuel de cette trajectoire, celui qui permet d'aborder l'échelle du 2 nanomètre avec un contrôle retrouvé.

Cette perspective aide à comprendre pourquoi le passage à N2 suscite tant d'attention. Il ne s'agit pas d'un simple raffinement, comme il y en a à chaque génération, mais du troisième grand chapitre de l'histoire de la forme du transistor. Chacun de ces chapitres a prolongé la progression de plusieurs années ; on peut raisonnablement espérer qu'il en aille de même avec celui-ci.

Ce que N2 apporte par rapport à la génération précédente

Pour mesurer l'apport de N2, il faut le comparer au nœud dont il prend la relève : le N3E, la version affinée du procédé 3 nanomètres de TSMC, qui reposait encore sur le FinFET. Cette comparaison est le meilleur baromètre de ce qu'un changement d'architecture, combiné à un affinement de la gravure, produit réellement en pratique. Et les chiffres annoncés par le fabricant permettent de sortir des impressions pour raisonner sur des ordres de grandeur documentés.

Les trois axes du progrès : vitesse, énergie, densité

Le premier axe est la performance. À consommation d'énergie égale, N2 délivre une vitesse de calcul supérieure de 10 à 15 % par rapport à N3E. Concrètement, une puce de même conception peut fonctionner plus vite sans consommer davantage — un gain directement utile pour un processeur mobile comme pour un accélérateur d'intelligence artificielle.

Le deuxième axe, souvent le plus décisif aujourd'hui, est l'énergie. À performance égale cette fois, N2 réduit la consommation de 25 à 30 %, et jusqu'à 35 % selon les configurations les plus favorables communiquées par TSMC. Cette sobriété accrue est précieuse partout : elle prolonge l'autonomie des appareils portables, réduit l'échauffement des processeurs et abaisse la facture électrique des grands centres de calcul, dont la consommation est devenue un sujet central avec l'essor de l'IA.

Le troisième axe est la densité, c'est-à-dire le nombre de transistors qu'on parvient à loger sur une surface donnée. Pour les conceptions mixtes qui combinent logique, mémoire et circuits analogiques, N2 offre environ 15 % de densité en plus que N3E. Pour les blocs de logique pure, ce gain peut atteindre 20 %. Ce n'est pas un détail : une densité supérieure signifie plus de fonctions et plus de puissance sur une même pièce de silicium, ou une puce plus compacte à fonctionnalités égales.

Caractéristique (N2 vs N3E)	Gain annoncé
Performance à puissance égale	+10 à +15 %
Baisse de consommation à performance égale	−25 à −30 % (jusqu'à −35 % en conditions favorables)
Densité de transistors (conception mixte)	+15 %
Densité de transistors (logique pure)	jusqu'à +20 %
Architecture du transistor	GAA nanosheet (première chez TSMC)

Deux innovations qui accompagnent la nanofeuille

Au-delà du transistor lui-même, N2 introduit deux briques qui méritent d'être signalées, car elles illustrent le soin apporté à l'ensemble du système. La première s'appelle NanoFlex. C'est une technologie de conception qui exploite précisément la souplesse de réglage de la nanofeuille. Elle permet au concepteur de mélanger, au sein d'un même bloc de circuit, des cellules standard issues de bibliothèques différentes — les unes optimisées pour la vitesse, les autres pour la faible consommation ou la densité. Auparavant, un tel choix se faisait plutôt bloc par bloc ; avec NanoFlex, l'optimisation devient plus fine et plus locale, au service d'un meilleur compromis global entre performance, consommation et surface.

La seconde brique concerne l'alimentation de la puce. N2 introduit un condensateur perfectionné, désigné par le sigle SHPMIM (pour super-high-performance metal-insulator-metal). Un condensateur, dans une puce, sert notamment à stabiliser la tension d'alimentation lorsque le circuit sollicite brusquement du courant. Selon TSMC, le SHPMIM offre plus du double de la densité de capacité de son prédécesseur, tout en réduisant de moitié deux résistances parasites du réseau d'alimentation (résistance de couche et résistance de via). Le bénéfice est concret : une alimentation plus stable et plus propre, ce qui aide les circuits les plus rapides à donner le meilleur d'eux-mêmes.

La mémoire embarquée, un point souvent négligé

Un aspect fréquemment sous-estimé du progrès d'un nœud tient à la mémoire cache embarquée, la fameuse SRAM qui occupe une part importante de la surface des processeurs modernes. Depuis plusieurs générations, la densité de cette mémoire progressait plus lentement que celle de la logique, au point de devenir un frein. Sur ce terrain, TSMC indique que N2 apporte l'une des cellules SRAM les plus denses jamais mises en production. Ce progrès sur la mémoire, moins spectaculaire en apparence que les chiffres de vitesse, compte beaucoup en pratique, car il conditionne la taille et le coût des grandes puces riches en cache, à commencer par les accélérateurs d'IA.

La mise en production : un calendrier tenu

L'un des enseignements marquants de ce nœud est la régularité avec laquelle son calendrier a été respecté. TSMC avait annoncé une production en volume pour la seconde moitié de 2025, et l'objectif a été tenu : le démarrage a eu lieu au quatrième trimestre 2025. Dans une industrie où les retards de plusieurs trimestres sont fréquents sur les nœuds de rupture, cette ponctualité constitue en elle-même un signal de maturité du procédé.

Deux usines, une montée en cadence progressive

La production s'appuie sur deux sites principaux à Taïwan : la Fab 20, située dans le district de Baoshan à Hsinchu, et la Fab 22, à Kaohsiung. Une phase pilote y a précédé la production en volume, avec une validation progressive des procédés et une montée en rendement suivie de près. La cadence a débuté à un niveau modeste pour s'élever par paliers, selon la logique habituelle des nœuds avancés : on démarre prudemment, on affine le procédé, puis on ouvre les vannes de la capacité à mesure que le rendement se consolide.

Les projections publiques donnent la mesure de l'ambition. La capacité cumulée des deux sites, de l'ordre de quelques dizaines de milliers de plaquettes par mois fin 2025, vise un palier bien plus élevé à l'horizon fin 2026, situé selon les estimations entre 120 000 et 130 000 plaquettes par mois. Cette montée en cadence n'est pas un détail logistique : elle conditionne le nombre de puces 2 nanomètres qui pourront réellement être livrées, et donc le rythme auquel les produits grand public en bénéficieront.

Le rendement, juge de paix silencieux

Derrière ces chiffres de capacité se joue une bataille plus discrète, celle du rendement — la proportion de puces fonctionnelles obtenues sur chaque plaquette. Un nœud peut afficher des performances remarquables sur le papier ; s'il ne produit qu'une faible part de puces valides, il reste économiquement fragile. Les informations relayées durant la phase pilote faisaient état d'un rendement encourageant pour un nœud aussi neuf, ce qui explique la confiance affichée pour la montée en cadence. Il faut cependant garder à l'esprit qu'un rendement de production évolue en continu et fait rarement l'objet de communication officielle chiffrée ; les valeurs qui circulent restent des estimations à considérer avec prudence.

Tenir un calendrier de rupture au trimestre près, dans un domaine où le retard est la norme, en dit long sur la maturité d'un procédé. La vraie difficulté, désormais, n'est plus de fabriquer une puce 2 nanomètre isolée, mais d'en fabriquer beaucoup, avec un bon rendement, au rythme que réclame le marché.

À quoi servent, concrètement, ces puces 2 nanomètre ?

Un progrès de nœud n'a de sens que par les produits qu'il permet. Les gains de N2 — plus de vitesse à énergie constante, ou la même vitesse pour bien moins d'énergie — trouvent des applications directes dans plusieurs familles d'appareils, chacune valorisant un axe différent du triptyque vitesse-énergie-densité.

Smartphones et appareils mobiles

Dans les appareils portables, l'énergie est reine. Le gain de sobriété de N2 s'y traduit par une autonomie prolongée à performance égale, ou par la possibilité d'embarquer des fonctions plus exigeantes — traitement d'image, reconnaissance vocale, modèles d'IA exécutés localement sur l'appareil — sans sacrifier la durée de la batterie. Historiquement, les processeurs de smartphones haut de gamme figurent parmi les premiers à adopter les nœuds les plus avancés, car leurs volumes considérables justifient l'investissement et parce que leurs contraintes d'autonomie tirent le meilleur parti de chaque point d'efficacité gagné.

Ordinateurs et processeurs de bureau

Pour les ordinateurs portables et de bureau, l'intérêt se partage entre la vitesse et l'efficacité. Un processeur gravé en N2 peut viser des fréquences plus élevées à enveloppe thermique constante, ou une consommation plus basse pour une performance donnée, ce qui améliore à la fois la réactivité et le silence de fonctionnement. La densité accrue permet en outre d'intégrer davantage de cœurs de calcul et de cache sur une même puce, un facteur clé pour les charges de travail lourdes.

Centres de données et accélérateurs d'IA

C'est peut-être dans les centres de calcul que l'enjeu est le plus fort. L'entraînement et l'exécution des grands modèles d'intelligence artificielle mobilisent des quantités d'énergie considérables, et chaque point d'efficacité gagné à l'échelle de dizaines de milliers de puces se traduit par des économies substantielles et une empreinte réduite. La baisse de consommation apportée par N2, sa densité supérieure et sa mémoire cache plus dense en font un candidat naturel pour la prochaine génération d'accélérateurs. La demande dans ce secteur est l'un des moteurs de la course aux nœuds les plus avancés, et elle explique en grande partie l'appétit du marché pour la capacité 2 nanomètre.

Qui achète ces plaquettes ?

La capacité initiale du nœud a suscité un vif intérêt. Selon les informations publiées, la totalité de la capacité 2 nanomètre des deux usines pour 2026 aurait été réservée, un signe de la forte demande. Apple figure parmi les tout premiers clients, avec une part importante de la capacité de démarrage, ce qui prolonge une habitude ancienne : les processeurs de ses appareils adoptent régulièrement les nœuds les plus récents parmi les premiers. D'autres grands concepteurs de puces sont également cités comme clients du nœud, parmi lesquels Qualcomm, MediaTek, AMD et NVIDIA. Cette diversité de clientèle, du mobile au calcul haute performance, illustre la polyvalence recherchée d'un nœud de pointe.

Les compromis et les points de vigilance

Un panorama honnête ne saurait s'en tenir aux chiffres flatteurs. Le nœud N2, comme toute technologie de pointe, s'accompagne de contraintes et d'inconnues qu'il est utile de nommer, non pour en diminuer la portée, mais pour en donner une image juste.

Le coût, une réalité incontournable

Concevoir et fabriquer sur un nœud aussi avancé représente un investissement lourd. Le coût des plaquettes 2 nanomètre est sensiblement supérieur à celui des générations précédentes, et le coût de conception d'une puce à ce niveau — masques, outils, vérification — se compte en sommes très élevées. Cette réalité économique explique pourquoi les premiers produits gravés en N2 se concentrent sur les segments à forte valeur, où le surcoût se justifie par le gain de performance ou d'efficacité. La démocratisation vers des puces plus modestes prend, elle, plusieurs années, à mesure que le procédé mûrit et que les volumes font baisser le coût unitaire.

Une complexité de fabrication accrue

Fabriquer des transistors à grille enveloppante suppose des étapes de procédé supplémentaires par rapport au FinFET, notamment pour former et libérer les feuilles de silicium empilées avant d'enrober chacune d'elles par la grille. Cette complexité additionnelle est l'une des raisons pour lesquelles la transition a demandé tant d'années d'ingénierie. Elle pèse aussi sur le rendement des premières phases, qui s'améliore ensuite avec l'expérience du procédé. C'est le prix d'une architecture nouvelle, et il se paie surtout au démarrage.

Des ordres de grandeur, pas des garanties absolues

Il faut enfin lire les chiffres de gain avec discernement. Les pourcentages annoncés — 10 à 15 % de performance, jusqu'à 35 % d'économie d'énergie — sont des ordres de grandeur communiqués par le fabricant, mesurés dans des conditions de référence précises. Le gain réel sur un produit fini dépend de sa conception, de son point de fonctionnement, de l'équilibre choisi entre vitesse et sobriété. Un concepteur ne récolte pas simultanément le maximum de vitesse et le maximum d'économie : il arbitre entre les deux. Ces chiffres décrivent donc une enveloppe de possibilités, pas un résultat automatique. C'est une nuance essentielle pour interpréter correctement toute annonce de nœud.

Après N2 : ce que la trajectoire laisse entrevoir

Le nœud N2 n'est pas un point d'arrivée mais le premier jalon d'une famille appelée à s'étendre. TSMC a esquissé publiquement une feuille de route qui prolonge l'architecture à grille enveloppante et y ajoute progressivement de nouvelles briques.

Les variantes de la famille N2

La première évolution attendue est une version perfectionnée du nœud, désignée N2P, prévue pour la seconde moitié de 2026. Elle vise un affinement des performances et de l'efficacité par rapport à N2, tout en conservant la même architecture de transistor. Cette logique de déclinaison — un nœud fondateur suivi de versions optimisées — est habituelle chez le fondeur et permet aux clients de bénéficier d'améliorations progressives sans changer radicalement d'environnement de conception. La technologie NanoFlex, elle, se déploie sur l'ensemble de la famille, assurant une continuité de conception d'une variante à l'autre.

Le prochain grand saut : l'alimentation par l'arrière

La brique majeure qui se profile ensuite concerne la manière d'amener le courant aux transistors. Sur les puces actuelles, l'alimentation et les signaux partagent le même réseau de câblage au-dessus des transistors, ce qui crée une certaine congestion. L'idée, séduisante, consiste à faire passer l'alimentation par l'arrière de la plaquette, libérant ainsi la face avant pour les seuls signaux. Cette technique, dite d'alimentation par l'arrière, promet à la fois une meilleure distribution du courant et un gain de densité. TSMC l'associe à un nœud ultérieur de sa feuille de route, le node A16 doté de la technologie Super Power Rail, dont la production en volume — initialement visée pour 2026 — est désormais attendue en 2027 selon les dernières feuilles de route publiées par TSMC (au printemps 2026). Le calendrier de ces étapes ultérieures reste évolutif et mérite d'être suivi avec prudence.

N2 ouvre une famille, pas un chapitre isolé. À la nanofeuille succèderont des variantes optimisées, puis l'alimentation par l'arrière, qui réorganisera la façon même d'apporter le courant aux transistors. Chaque étape s'appuie sur la précédente : c'est le propre d'une trajectoire industrielle mûrement pensée.

Une architecture qui va faire école

Au-delà de TSMC, le passage au GAA nanosheet constitue une bascule d'ensemble de l'industrie des semi-conducteurs. L'architecture à grille enveloppante est désormais la voie commune pour poursuivre la miniaturisation en dessous du 3 nanomètre, et les grands fabricants convergent vers cette solution, chacun avec ses variantes et son calendrier propres. Cette convergence est plutôt une bonne nouvelle : elle indique que l'industrie a trouvé, dans la nanofeuille, la géométrie qui prolonge la progression pour la décennie à venir. La saine émulation entre acteurs, chacun cherchant à tirer le meilleur de cette même architecture, profite in fine à l'ensemble de l'écosystème numérique.

À retenir

Le lancement en production du nœud N2 de TSMC, fin 2025, marque bien davantage qu'un franchissement de palier dans la course aux nanomètres. Il consacre la première adoption, par ce fondeur, d'une nouvelle architecture de transistor : le GAA nanosheet, dont la grille enrobe complètement un canal découpé en feuilles de silicium empilées. Cette rupture rouvre la voie de la miniaturisation là où l'ancienne architecture en ailette atteignait ses limites.

Les bénéfices annoncés sont tangibles et documentés : une performance supérieure de 10 à 15 % à énergie constante, une baisse de consommation pouvant atteindre 35 % à performance égale, une densité de transistors en hausse de 15 à 20 %, et une mémoire cache parmi les plus denses en production. À ces gains s'ajoutent des innovations de système — la souplesse de conception de NanoFlex, la stabilité d'alimentation apportée par le condensateur SHPMIM — qui témoignent d'un soin porté à l'ensemble, et non au seul transistor.

Il convient toutefois de garder la mesure. Ces gains sont des ordres de grandeur, arbitrés à la conception ; le coût des plaquettes et de la conception est élevé ; le rendement des débuts progresse encore. Les premiers bénéficiaires seront donc les produits à forte valeur — smartphones haut de gamme, processeurs de pointe, accélérateurs d'IA — avant une diffusion plus large au fil des années. Retenons surtout ceci : avec N2, l'industrie ne s'est pas contentée de graver plus fin, elle a changé la forme même de l'interrupteur élémentaire du calcul. C'est ce genre de bascule, discrète dans une salle blanche, qui prépare silencieusement la puissance des machines de demain.

Sources

• TSMC — 2nm Technology (page officielle du nœud N2)
• Tom's Hardware — TSMC begins volume production of 2nm-class chips, first GAA transistor
• TechSpot — TSMC's 2nm N2 process officially enters volume production
• TrendForce — TSMC Reveals N2 Nanosheet Details: 35% Power Savings, 15% Performance Gain, Densest SRAM Cell
• Tom's Hardware — TSMC's 2nm nodes get NanoFlex, N2P roadmap
• TrendForce — TSMC 2nm pilot line, target 130,000 wafers monthly by 2026
• Wikipedia — 2 nm process (synthèse technique et calendrier)
• All About Circuits — Effets de canal court : FinFET et GAA