Chiplets et 2.5D/3D : assembler des briques pour dépasser les limites d'une seule puce

Imaginez que vous vouliez construire la plus grande maison possible, mais que votre four à briques refuse de cuire une brique dépassant une certaine taille. Deux options : renoncer à agrandir, ou apprendre à assembler plusieurs briques parfaites en une seule structure cohérente. Les concepteurs de puces électroniques ont exactement ce problème depuis quelques années, et ils ont choisi la seconde voie. Cette voie porte un nom devenu incontournable dans les processeurs qui font tourner l'intelligence artificielle : le chiplet, associé aux techniques d'assemblage dites 2.5D et 3D. Derrière ce vocabulaire un peu aride se cache une idée d'une élégance remarquable : puisqu'on ne peut plus graver une puce infiniment grande, on la découpe en morceaux spécialisés, chacun optimisé pour sa tâche, puis on les recolle à très courte distance pour qu'ils se comportent comme une seule et même puce. Ce guide vous explique, pas à pas, ce qu'est un chiplet, pourquoi cette approche s'est imposée, comment fonctionnent les assemblages 2.5D et 3D, et pourquoi les puces les plus puissantes du moment — chez AMD, Intel ou Nvidia — reposent toutes sur ce principe.

Le mur invisible : pourquoi une puce ne peut pas grossir à l'infini

Pour comprendre l'intérêt des chiplets, il faut d'abord comprendre le problème qu'ils résolvent. Pendant des décennies, la recette du progrès en microélectronique a été simple : graver des transistors de plus en plus petits pour en mettre de plus en plus sur une même puce. C'est l'esprit de la fameuse loi de Moore. Une puce classique, appelée puce monolithique, est fabriquée d'un seul tenant : tous les circuits — cœurs de calcul, mémoire cache, contrôleurs — sont gravés sur un unique morceau de silicium. Longtemps, cette approche a suffi. Mais elle se heurte aujourd'hui à trois limites qui convergent.

La limite du réticule

La première limite est physique et presque poétique dans sa rigidité. Les puces sont gravées par un procédé optique appelé photolithographie : une machine projette, à travers un masque nommé réticule, le motif des circuits sur une plaque de silicium recouverte d'une résine sensible à la lumière. Or ce masque a une taille maximale. Les machines de gravure les plus avancées, y compris celles en lumière ultraviolette extrême (EUV), projettent un champ maximal d'environ 26 millimètres sur 33 millimètres, soit à peu près 858 millimètres carrés. C'est ce qu'on appelle la « limite du réticule ». Au-delà, impossible de graver une puce d'un seul morceau : le masque ne peut tout simplement pas couvrir une surface plus grande en une seule exposition.

Le réticule impose un plafond d'environ 858 mm² à toute puce gravée d'un seul tenant. Ce n'est pas une question de budget ou de volonté : c'est une frontière optique inscrite dans les machines de fabrication elles-mêmes.

La chute du rendement

La deuxième limite est économique et statistique. Fabriquer du silicium n'est jamais parfait : de minuscules imperfections, appelées défauts, se glissent aléatoirement sur la plaque de silicium. Plus une puce est grande, plus elle a de chances de contenir au moins un défaut fatal — et une seule imperfection au mauvais endroit peut rendre toute la puce inutilisable. On parle de rendement (ou yield en anglais) pour désigner la proportion de puces fonctionnelles sur une plaque. Ce rendement s'effondre à mesure que la surface augmente.

Un exemple chiffré rend la chose limpide. Sur un procédé de gravure très fin, une puce monolithique de 400 mm² peut afficher un rendement de l'ordre de 50 %. Si l'on découpe cette même surface en quatre morceaux de 100 mm², chacun de ces petits morceaux atteint un rendement d'environ 90 %. La différence est spectaculaire : au lieu de jeter une puce sur deux, on n'en met de côté qu'une petite fraction. Comme on peut en plus faire tenir davantage de petits morceaux sur une plaque, le gain de silicium exploitable est double.

À retenir. Pour une même surface de silicium, découper une puce de 400 mm² en quatre briques de 100 mm² fait passer le rendement d'environ 50 % à environ 90 % par brique. Au lieu de jeter une puce sur deux, on n'écarte qu'une fraction du silicium — et l'on fait tenir davantage de petites briques sur chaque plaque.

Figure 1 — Même surface de silicium, deux destins : la grande puce perd la moitié de son rendement, les petites briques n'en sacrifient qu'une fraction.

Simulateur de rendement. Faites varier la surface du composant, la densité de défauts du procédé et le nombre de briques pour comparer, en direct, le rendement d'une puce monolithique avec celui de l'approche chiplet.

Surface totale du composant400 mm² Densité de défauts du procédé1,7 ‰/mm² Nombre de briques (chiplets)4

Monolithique
1 × 400 mm²

51 %

Par brique
4 × 100 mm²

84 %

En passant de 1 à 4 briques, le silicium exploitable grimpe d'un facteur ×1,7 pour la même surface totale.

Modèle simplifié de Poisson : rendement = e^{−densité × surface}. Avec 400 mm² et 1,7 ‰/mm², on retrouve les ~50 % cités plus haut ; avec 100 mm², le modèle donne ~84 %, légèrement pessimiste par rapport aux ~90 % mesurés en production (la loi de Poisson est une borne inférieure). Chaque brique étant testée avant assemblage (« known-good-die »), seul compte ici le rendement par brique.

L'impossibilité de tout mélanger

La troisième limite est plus subtile mais tout aussi décisive. Toutes les parties d'une puce n'ont pas les mêmes besoins. Les cœurs de calcul tirent un bénéfice énorme des procédés de gravure les plus fins et les plus récents — ceux qui offrent la meilleure densité de transistors. En revanche, les contrôleurs d'entrée-sortie, les interfaces mémoire ou les liaisons vers l'extérieur ne progressent presque pas quand on les grave plus finement. Les fabriquer sur le procédé le plus avancé, donc le plus coûteux, reviendrait à payer le prix fort pour un bénéfice quasi nul.

Une puce monolithique force pourtant tout ce petit monde à cohabiter sur le même procédé de gravure. On grave l'interface mémoire au même niveau de finesse que les cœurs de calcul, qu'elle en ait besoin ou non. C'est un gaspillage structurel. Les trois pressions — plafond du réticule, chute du rendement avec la surface, et impossibilité de panacher les procédés — se combinent pour rendre les très grandes puces monolithiques à la fois techniquement bloquées et financièrement peu raisonnables.

Qu'est-ce qu'un chiplet, concrètement ?

Un chiplet est un petit bloc de silicium fonctionnel, conçu pour être combiné avec d'autres à l'intérieur d'un même boîtier. Là où la puce monolithique est un tout indivisible, l'approche chiplet consiste à découper le système en briques spécialisées, chacune gravée séparément, testée séparément, puis assemblée avec les autres. On passe d'une philosophie « une puce, un bloc » à une philosophie « une puce, un assemblage de briques ».

L'image du jeu de construction revient souvent, et elle est juste. Chaque brique remplit une fonction précise : l'une contient les cœurs de calcul, une autre les fonctions d'entrée-sortie, une troisième la mémoire. On choisit pour chacune le procédé de fabrication le plus adapté — le plus fin et le plus récent pour les cœurs, un procédé plus ancien et plus économique pour les entrées-sorties. Puis on rassemble ces briques dans un seul boîtier, à très courte distance les unes des autres, reliées par des connexions ultra-rapides. Vu de l'extérieur, et surtout vu du logiciel, l'ensemble se comporte comme une puce unique.

Un chiplet n'est pas une puce au rabais : c'est une brique volontairement plus petite, mieux ciblée, plus facile à fabriquer sans défaut, et que l'on assemble avec ses voisines pour former un ensemble plus grand que ce qu'une seule pièce de silicium pourrait offrir.

Ce découpage apporte une flexibilité inédite. On peut, par exemple, réutiliser la même brique de cœurs de calcul dans plusieurs produits différents, en la combinant à chaque fois avec un nombre variable d'autres briques. On peut aussi mélanger des morceaux venant de fonderies différentes. Cette approche modulaire, longtemps réservée aux architectures les plus exotiques, est devenue le socle des processeurs grand public et des accélérateurs pour centres de données.

L'exemple fondateur d'AMD

Le fabricant AMD a joué un rôle de pionnier dans la démocratisation des chiplets avec ses processeurs de la famille « Zen ». Le principe y est particulièrement clair et pédagogique. Le processeur est composé de deux types de briques. D'un côté, les CCD (pour Core Compute Die, ou puce de calcul) : ce sont les briques qui contiennent les cœurs de calcul proprement dits, chacun avec son cache rapproché et un grand cache partagé. De l'autre, l'IOD (pour Input/Output Die, ou puce d'entrée-sortie) : cette brique centrale gère la communication avec la mémoire vive, les lignes PCI Express, les interfaces USB et le dialogue entre les différentes briques de calcul.

Cette organisation ressemble à un moyeu entouré de rayons : l'IOD au centre, les CCD tout autour, tous reliés par une infrastructure d'interconnexion maison baptisée Infinity Fabric. Cette liaison ne relie pas seulement les briques entre elles à l'intérieur d'une puce ; elle sert aussi de pont entre plusieurs processeurs, et même entre processeurs et cartes graphiques. Elle est cadencée en harmonie avec la fréquence de la mémoire pour minimiser les délais de transfert. Grâce à ce découpage, AMD a pu graver les briques de calcul sur un procédé fin et récent, tout en confiant la brique d'entrée-sortie à un procédé plus ancien et plus économique — exactement la souplesse que la puce monolithique interdisait.

2.5D et 3D : deux façons d'assembler les briques

Découper une puce en chiplets ne suffit pas. Encore faut-il les recoller ensemble de façon que les données circulent entre eux presque aussi vite qu'à l'intérieur d'une puce unique. C'est tout l'enjeu de l'assemblage avancé (ou advanced packaging). Deux grandes familles de techniques dominent : l'assemblage 2.5D, où les briques sont posées côte à côte, et l'assemblage 3D, où elles sont empilées les unes sur les autres. Le nom « 2.5D » est un clin d'œil : c'est plus que du plan classique, mais pas encore de l'empilement vertical complet.

Le 2.5D : côte à côte sur un pont de silicium

Dans un assemblage 2.5D, les chiplets sont disposés horizontalement, les uns à côté des autres, mais pas directement sur le support principal du boîtier. Ils reposent sur une couche intermédiaire appelée interposeur. Cet interposeur, souvent en silicium, joue le rôle d'un plateau de connexions extrêmement denses : il porte les fils minuscules qui relient les briques entre elles. Comme ces fils sont gravés avec la même finesse que les puces elles-mêmes, on peut y faire passer une quantité colossale de connexions sur une très petite surface, avec des chemins très courts.

L'intérêt est double. D'abord, la proximité : en posant les briques presque bord à bord sur l'interposeur, on raccourcit énormément la distance que les données doivent parcourir, ce qui augmente la vitesse et réduit la consommation d'énergie. Ensuite, la densité : l'interposeur autorise des liaisons bien plus nombreuses et plus rapprochées que ce qu'un circuit imprimé classique permettrait. C'est cette technique qui rend possible l'association d'un processeur de calcul avec des piles de mémoire à très haute vitesse, la fameuse HBM (High Bandwidth Memory), collées juste à côté du cœur de calcul.

Le 2.5D, c'est l'art de rapprocher les briques au maximum sur un plateau de connexions ultra-dense. Moins de distance à parcourir pour les données, cela signifie plus de vitesse et moins d'énergie dépensée à communiquer.

Le 3D : empiler pour rapprocher encore

L'assemblage 3D pousse la logique un cran plus loin : au lieu de poser les briques côte à côte, on les empile verticalement. Une brique se retrouve directement au-dessus d'une autre, et les deux sont reliées par des connexions traversant le silicium de haut en bas. La distance entre deux briques empilées se compte alors en micromètres — c'est infiniment plus court que n'importe quelle liaison horizontale. Résultat : une bande passante encore plus élevée et une meilleure efficacité énergétique.

La technique reine de l'empilement 3D s'appelle le collage hybride (ou hybrid bonding). Elle consiste à fusionner directement les surfaces de deux briques, cuivre contre cuivre, sans les billes de soudure traditionnelles. Cette fusion permet de multiplier le nombre de connexions verticales de façon phénoménale. Selon le fondeur TSMC, sa technologie d'empilement 3D par collage hybride, baptisée SoIC, atteint une densité d'interconnexion 56 fois supérieure et une efficacité énergétique 5 fois meilleure que les assemblages 2.5D du milieu des années 2010. On mesure là le chemin parcouru en une décennie.

À retenir. Le collage hybride 3D de TSMC (SoIC) atteint, selon le fondeur, une densité d'interconnexion 56 fois supérieure et une efficacité énergétique 5 fois meilleure que les assemblages 2.5D du milieu des années 2010. La distance entre deux briques empilées tombe à quelques micromètres — là où le 2.5D se compte en millimètres.

Figure 2 — En 2.5D, les briques voisinent sur un interposeur (distance ≈ mm). En 3D, elles se superposent (distance ≈ µm) : moins de chemin, plus de bande passante, moins d'énergie dépensée.

Approche	Disposition des briques	Atout principal	Exemple d'usage
Monolithique	Un seul bloc gravé	Simplicité de conception	Puces de taille modérée
2.5D	Côte à côte sur interposeur	Densité de connexions, proximité	Calcul + mémoire HBM
3D	Empilées verticalement	Distance minimale, bande passante	Cache empilé, accélérateurs IA

Sources : TSMC (SoIC), Wikipedia « 2.5D integrated circuit », SemiEngineering.

Les deux approches ne s'opposent d'ailleurs pas : les puces les plus sophistiquées les combinent. On empile certaines briques en 3D, puis on relie ces piles entre elles en 2.5D sur un interposeur, le tout dans un même boîtier. AMD a même forgé le terme « 3.5D » pour décrire cette hybridation dans ses accélérateurs les plus avancés. L'assemblage devient ainsi une palette de techniques que l'ingénieur combine selon les besoins de chaque brique.

UCIe : un langage commun pour faire dialoguer les briques

Découper une puce en briques pose une question évidente : comment ces briques se parlent-elles ? Au début, chaque fabricant utilisait sa propre méthode d'interconnexion, incompatible avec celle des voisins. C'était comme si chaque brique parlait un dialecte différent — pratique tant qu'on reste chez le même fabricant, mais un obstacle dès qu'on veut mélanger des briques d'origines diverses. Pour lever cet obstacle, l'industrie s'est dotée d'une norme commune : UCIe, pour Universal Chiplet Interconnect Express.

UCIe est un protocole standardisé de communication entre chiplets. Son ambition est de jouer, pour les briques de silicium, le rôle que l'USB joue pour les périphériques : offrir une interface universelle qui permet à des briques conçues par des acteurs différents, gravées sur des procédés différents, de s'assembler et de dialoguer sans friction. Concrètement, il définit à la fois la façon physique de connecter les briques et la manière dont les données sont formatées et échangées.

La dynamique autour de cette norme illustre son importance. La version 2.0 de la spécification UCIe a été publiée en août 2024, ajoutant notamment la prise en charge de l'empilement 3D et une meilleure gestion des systèmes complexes composés de nombreuses briques. Le consortium qui pilote la norme réunit désormais plus de 150 entreprises membres à travers le monde — fondeurs, concepteurs de puces, fabricants de mémoire (selon le consortium UCIe, à l'annonce de la version 3.0 en août 2025). Cette adhésion massive signale que l'assemblage par briques n'est plus une curiosité de laboratoire mais un standard industriel partagé, ouvert et appelé à durer.

UCIe fait pour les chiplets ce que les prises normalisées ont fait pour l'électroménager : garantir que des briques venues d'horizons variés peuvent s'assembler sans que chacun réinvente sa propre serrure.

Les grands acteurs et leurs recettes maison

Les trois principaux concepteurs de puces hautes performances ont chacun développé leur propre boîte à outils d'assemblage. Passons-les en revue, car ils illustrent parfaitement la diversité des choix possibles.

AMD : le pionnier du découpage horizontal

Nous l'avons vu, AMD a bâti son renouveau sur le découpage en briques de calcul et brique d'entrée-sortie, reliées par l'Infinity Fabric. Cette architecture lui a permis d'augmenter le nombre de cœurs plus vite que ses concurrents, en démultipliant les briques de calcul autour d'un moyeu central. Avec ses accélérateurs pour l'IA de la série Instinct MI300, AMD a franchi une étape supplémentaire vers le 3D. Le MI300 assemble treize briques distinctes, dont une bonne partie sont empilées en 3D, pour réunir sur un même boîtier des cœurs de type processeur, un moteur graphique de calcul et huit piles de mémoire HBM. Au total, ce composant rassemble environ 146 milliards de transistors.

Le détail technique est éclairant : neuf briques sont empilées en 3D au-dessus de quatre briques de base gravées sur un procédé plus ancien, ces briques de base n'étant pas de simples interposeurs passifs mais des puces actives qui gèrent l'entrée-sortie. Les ingénieurs d'AMD le résument sans détour : il n'existait pas d'autre moyen d'intégrer une telle quantité de silicium, de mémoire, de cache, de calcul et de cœurs sans recourir à l'empilement 3D. La technique n'est pas un raffinement optionnel ; elle est la condition d'existence du produit.

Intel : les tuiles multi-fonderies

Intel a choisi une voie voisine mais avec son propre vocabulaire. Le fabricant parle de tuiles (tiles) plutôt que de chiplets, et il a développé deux techniques d'assemblage : EMIB, un petit pont enterré qui relie deux briques côte à côte, et Foveros, une technique d'empilement 3D. Sa gamme de processeurs Meteor Lake illustre bien la philosophie. Le processeur y est composé de quatre tuiles distinctes posées sur une tuile de base : une tuile de calcul, une tuile graphique, une tuile pour les fonctions système et une tuile d'entrée-sortie.

Le plus frappant, c'est que ces tuiles ne viennent pas toutes de la même fonderie ni du même procédé. La tuile de calcul s'appuie sur un procédé Intel avancé, tandis que la tuile graphique et la tuile système sont gravées par TSMC sur des procédés différents. La tuile de base, elle, repose sur un procédé plus ancien et sert à acheminer l'alimentation et les données vers l'ensemble. On tient là l'illustration parfaite de l'intégration hétérogène : rassembler dans un seul boîtier des briques issues de plusieurs fonderies et de plusieurs générations de gravure, chacune choisie pour son meilleur rapport performance-coût.

Nvidia : deux briques qui n'en font qu'une

Nvidia a longtemps privilégié les grandes puces monolithiques pour ses processeurs graphiques, mais l'architecture Blackwell marque un tournant. Son processeur B200 réunit deux briques de calcul distinctes, chacune gravée à la limite de ce que le réticule autorise. Ensemble, elles totalisent environ 208 milliards de transistors — bien au-delà de ce qu'une puce monolithique pourrait contenir. Chaque brique compte à elle seule autour de 104 milliards de transistors.

Le tour de force réside dans la liaison entre ces deux briques. Nvidia a conçu une interface interne à très haute vitesse, baptisée NV-HBI, offrant une bande passante de 10 téraoctets par seconde entre les deux morceaux. Ce débit vertigineux — l'équivalent de plusieurs milliers de films en haute définition transférés chaque seconde — est tel que le logiciel voit les deux briques comme un processeur unique, sans compromis notable de performance. C'est précisément cette liaison qui permet à Nvidia de dépasser la limite du réticule qui l'empêchait jusque-là d'agrandir encore ses processeurs. Deux briques, une seule puce du point de vue de l'utilisateur : la promesse du chiplet tenue à la lettre.

Composant	Fabricant	Fait marquant
MI300	AMD	13 briques, empilement 3D, ~146 milliards de transistors
Meteor Lake	Intel	4 tuiles + tuile de base, plusieurs fonderies
B200 (Blackwell)	Nvidia	2 briques, liaison NV-HBI à 10 To/s, ~208 milliards de transistors

Sources : Tom's Hardware, HotHardware, Weights & Biases, chipsandcheese.

Pourquoi l'intelligence artificielle a accéléré le mouvement

Si les chiplets se sont imposés si vite ces dernières années, c'est en grande partie grâce à l'essor de l'intelligence artificielle. Les modèles d'IA modernes réclament une quantité de calcul et surtout de mémoire rapide sans précédent. Or c'est justement là que l'assemblage avancé fait des merveilles.

Un accélérateur d'IA typique doit coller, tout contre son cœur de calcul, plusieurs piles de mémoire à très haute vitesse. Sans assemblage 2.5D sur interposeur, il serait impossible d'atteindre une telle bande passante mémoire dans un boîtier aussi compact et avec une consommation raisonnable. Les techniques classiques de câblage n'offriraient jamais assez de connexions ni d'assez courtes. L'assemblage avancé n'est donc pas un accessoire pour ces puces : il est la clé qui débloque la mémoire rapide dont l'IA a soif.

La demande est telle que la capacité d'assemblage avancé est devenue l'une des ressources les plus recherchées de toute la filière. Selon TrendForce, TSMC a doublé sa capacité d'assemblage 2.5D CoWoS dédiée à l'IA en 2024 puis de nouveau en 2025, portée à un record d'environ 75 000 wafers par mois (chiffre au début 2025, indicatif et susceptible d'évoluer), et cette capacité reste un point de tension pour toute la chaîne. Loin d'être une simple optimisation, l'assemblage par briques est aujourd'hui le goulot qui conditionne la production des processeurs d'IA les plus puissants. Cette tension illustre à quel point le chiplet est passé du statut d'astuce technique à celui de pilier industriel.

À retenir. TSMC a doublé sa capacité d'assemblage 2.5D (CoWoS) en 2024, puis de nouveau en 2025, pour atteindre environ 75 000 wafers par mois. Cette capacité est devenue le goulot d'étranglement qui conditionne la production mondiale de puces pour l'IA — l'assemblage avancé, hier astuce d'ingénieur, est aujourd'hui une ressource stratégique.

Pour l'IA, l'assemblage avancé n'est pas un luxe. C'est ce qui permet de placer des montagnes de mémoire rapide juste à côté du calcul — la condition même pour entraîner et faire tourner les grands modèles.

Avantages et points de vigilance de l'approche par briques

L'approche chiplet apporte des bénéfices tangibles, mais elle demande aussi de nouvelles compétences. Un panorama honnête suppose de regarder les deux côtés.

Ce que les chiplets font gagner

Un meilleur rendement de fabrication. En découpant une grande surface en petites briques, on multiplie la proportion de silicium exploitable. Rappelons l'exemple : passer d'une puce de 400 mm² à quatre briques de 100 mm² fait grimper le rendement d'environ 50 % à environ 90 %.
Le bon procédé pour chaque fonction. On grave les cœurs de calcul sur le procédé le plus fin et le plus performant, et les fonctions d'entrée-sortie sur un procédé plus ancien et plus économique. Chaque brique paie le juste prix.
Le dépassement du plafond du réticule. En assemblant plusieurs briques, on construit des ensembles bien plus grands que ce qu'une seule pièce de silicium autoriserait, comme le montre le B200 de Nvidia.
La réutilisation modulaire. Une même brique de calcul peut équiper plusieurs produits, en la combinant à chaque fois différemment. Cela raccourcit les cycles de conception et amortit les efforts d'ingénierie.
L'intégration hétérogène. On peut mêler dans un même boîtier des briques venues de fonderies et de générations différentes, en tirant le meilleur de chacune.

Les défis à maîtriser

Ces atouts ont une contrepartie. Le premier défi porte sur le test des briques. Puisqu'on assemble plusieurs morceaux en un produit coûteux, il faut être certain que chaque brique fonctionne parfaitement avant de l'intégrer. C'est la notion de brique bonne connue (known-good-die) : chaque chiplet doit passer des tests rigoureux au niveau de la plaque ou de la puce individuelle avant l'assemblage. Une brique défectueuse glissée dans un assemblage gâcherait toutes les autres briques auxquelles elle est collée. Ce test individuel ajoute des étapes et un coût.

Le deuxième défi est thermique. Empiler des briques en 3D signifie concentrer beaucoup de chaleur dans un petit volume, et évacuer cette chaleur devient un art délicat, surtout quand une brique chaude se retrouve prise en sandwich sous une autre. La conception de l'assemblage doit donc soigneusement gérer les chemins d'évacuation de la chaleur. Le troisième défi tient à la complexité de conception elle-même : orchestrer plusieurs briques, leurs interconnexions, leur alimentation et leur dialogue demande des outils et un savoir-faire que l'approche monolithique ne réclamait pas. C'est précisément pour dompter cette complexité que des normes comme UCIe prennent toute leur valeur : elles offrent un cadre partagé qui évite à chacun de repartir d'une page blanche.

Comment lire une fiche technique de puce moderne

Maintenant que le vocabulaire est posé, vous pouvez décrypter les annonces de nouveaux processeurs avec un œil averti. Voici quelques repères pratiques pour ne pas se laisser impressionner par le jargon.

Quand une fiche mentionne un nombre de briques, de tuiles, de dies ou de chiplets, elle vous dit que la puce est un assemblage, pas un bloc unique. Plus il y en a, plus l'architecture est modulaire.
Le terme interposeur ou une mention d'assemblage 2.5D (CoWoS chez TSMC, EMIB chez Intel) signale des briques posées côte à côte sur un plateau de connexions dense — typiquement du calcul associé à de la mémoire HBM.
Les termes 3D, empilement, collage hybride, Foveros ou SoIC indiquent des briques superposées verticalement, gage d'une bande passante interne particulièrement élevée.
Une mention d'UCIe vous apprend que la puce s'appuie sur la norme ouverte d'interconnexion, ce qui laisse présager une compatibilité et une modularité accrues.
Une liaison interne chiffrée en téraoctets par seconde (comme les 10 To/s du NV-HBI) mesure à quel point les briques dialoguent vite : plus ce chiffre est élevé, plus l'assemblage se comporte comme une puce unique.

Avec ces repères, une phrase comme « accélérateur composé de plusieurs briques de calcul empilées en 3D et reliées à de la mémoire HBM par assemblage 2.5D sur interposeur » cesse d'être du charabia. Elle raconte une histoire simple : des briques de calcul superposées pour la vitesse, collées tout contre de la mémoire rapide pour la nourrir en données. C'est toute l'élégance de l'approche : un vocabulaire précis pour une idée finalement très intuitive.

À retenir

Les chiplets et l'assemblage 2.5D/3D racontent une belle histoire d'ingénierie : celle d'une industrie qui, face à un mur physique — la limite du réticule à environ 858 mm² —, a transformé une contrainte en opportunité. Plutôt que de buter contre le plafond, les concepteurs ont appris à découper leurs puces en briques spécialisées, à choisir le meilleur procédé pour chacune, à les tester une à une, puis à les rassembler si près les unes des autres qu'elles se comportent comme un seul composant.

Cette approche améliore le rendement de fabrication, permet de mélanger les procédés selon les besoins, et surtout autorise des puces plus vastes et plus puissantes que jamais. Les trois grands acteurs l'ont adoptée à leur manière : AMD avec ses briques de calcul et d'entrée-sortie, Intel avec ses tuiles multi-fonderies, Nvidia avec ses deux briques réunies par une liaison ultra-rapide. La norme UCIe, portée par plus de 150 entreprises (au 2025), offre désormais un langage commun pour que ces briques dialoguent au-delà des frontières des fabricants. Et l'intelligence artificielle, gourmande en calcul et en mémoire rapide, a fait de l'assemblage avancé l'un des savoir-faire les plus stratégiques de la filière.

La prochaine fois que vous lirez l'annonce d'un processeur record, cherchez le nombre de briques, le type d'assemblage et la vitesse de leur liaison interne. Vous y verrez, en filigrane, la même idée toute simple : quand on ne peut plus faire une seule brique plus grande, on apprend à en assembler plusieurs, à la perfection.