Quand vous lancez une requête sur un grand modèle de langage, des milliards de transistors s'activent en quelques millisecondes. Derrière ce prodige, une entreprise que le grand public connaît mal : TSMC, le fondeur qui rend l'IA possible. Ce géant taïwanais fabrique les puces qui équipent les datacenters d'OpenAI, de Google, de Meta et d'Amazon. Sans ses usines, pas de NVIDIA H100, pas d'Apple M4, pas de révolution de l'intelligence artificielle à l'échelle où nous la vivons. Décryptage d'une chaîne de production hors norme, du silicium à l'accélérateur IA.
La plupart des articles sur l'intelligence artificielle parlent de modèles, d'algorithmes, de benchmarks. Tous ces sujets sont passionnants, mais ils reposent sur une fondation physique que l'on évoque rarement : la capacité à fabriquer des puces toujours plus denses, plus économes et plus puissantes. Cette fondation, c'est l'industrie de la fonderie de semi-conducteurs. Et en son sommet, depuis près de quarante ans, se dresse une seule entreprise : Taiwan Semiconductor Manufacturing Company.
Qu'est-ce qu'un fondeur, et pourquoi le modèle « pure-play » a changé le jeu
Pour comprendre l'importance de TSMC, il faut d'abord comprendre ce qu'est un fondeur. Un fondeur de semi-conducteurs est une entreprise qui fabrique des puces pour le compte d'autres entreprises, à partir des plans (le « design ») que celles-ci lui confient. Le fondeur ne vend pas de produits finis sous sa propre marque : il vend de la capacité de production, du savoir-faire industriel et de la technologie de procédé.
Avant 1987, ce modèle n'existait pratiquement pas. Les grands acteurs — Intel, IBM, Texas Instruments — étaient des « IDM », c'est-à-dire des entreprises intégrées verticalement : ils concevaient leurs puces et les fabriquaient dans leurs propres usines. Construire une usine de semi-conducteurs coûtait alors des centaines de millions de dollars, puis des milliards. Ce ticket d'entrée colossal verrouillait le marché : seules les majors historiques pouvaient jouer.
Le génie de Morris Chang, fondateur de TSMC, a été d'inventer le « pure-play foundry » : une entreprise qui fabrique des puces sans jamais en concevoir de concurrentes pour ses propres clients. Ce principe de neutralité — je ne serai jamais votre concurrent — a libéré toute une catégorie d'acteurs : les entreprises « fabless ». NVIDIA, Qualcomm, Broadcom, MediaTek, AMD (depuis 2009) sont toutes devenues fabless. Elles conçoivent, TSMC fabrique. La confiance s'est installée parce que le modèle garantissait qu'aucune propriété intellectuelle ne serait détournée.
Le modèle pure-play a fait pour les semi-conducteurs ce que le cloud a fait plus tard pour l'informatique : il a démocratisé l'accès à une infrastructure que personne, seul, n'aurait pu financer. Sans cette séparation entre conception et fabrication, l'écosystème fabless — et donc l'IA moderne — n'aurait pas pu éclore à cette échelle.
Cette dynamique explique pourquoi, aujourd'hui, sept des dix plus grandes capitalisations boursières mondiales dépendent directement ou indirectement de TSMC. Apple, NVIDIA, Microsoft, Alphabet, Amazon, Meta, Broadcom : toutes conçoivent des puces qui finissent gravées dans des usines taïwanaises. Le fondeur est devenu l'infrastructure commune de l'économie numérique.
À retenir. Le pacte fondateur de TSMC tient en une phrase : « Je ne serai jamais votre concurrent. » Cette neutralité a permis l'éclosion de tout l'écosystème fabless (NVIDIA, Qualcomm, AMD, Broadcom) et fait de TSMC le fournisseur unique de 7 des 10 plus grandes capitalisations mondiales. Sans cette séparation conception/fabrication, l'IA à l'échelle actuelle n'aurait pas pu naître.
1987 : la naissance d'un géant à Hsinchu
L'histoire de TSMC commence dans le Science-Based Industrial Park de Hsinchu, à une heure au sud-ouest de Taipei. En 1987, Morris Chang — ingénieur formé au MIT et à Stanford, ancien dirigeant de Texas Instruments — fonde la Taiwan Semiconductor Manufacturing Company avec le soutien du gouvernement taïwanais et un apport technologique de Philips. L'ambition est alors simple et audacieuse : créer le premier fondeur dédié au monde, qui ne fabriquera des puces que pour autrui.
Les premières années sont modestes. L'industrie est sceptique : pourquoi confier la fabrication de ses puces les plus précieuses à une start-up taïwanaise ? Mais Chang mise sur deux atouts : un engagement contractuel de neutralité, et une discipline industrielle implacable. Très vite, les entreprises fabless comprennent l'intérêt d'un partenaire qui ne fait pas de concurrence. NVIDIA, fondée en 1993, devient l'un des premiers clients de poids ; Broadcom, Qualcomm et d'autres suivent.
La trajectoire s'accélère dans les années 2000 et 2010. Chaque génération de procédé — du 130 nanomètres au 90, au 65, au 40, au 28, puis à la série « N » (N7, N5, N3) — conforte l'avance technologique de TSMC. En 2014, lorsqu'Apple confie à TSMC la gravure exclusive de sa puce A8 (iPhone 6), amorçant un partenariat devenu définitif à partir de 2016, le signal est envoyé à l'ensemble de l'industrie : le fondeur taïwanais est devenu le leader incontesté du leading-edge.
Un modèle d'investissement soutenu
La montée en puissance de TSMC repose sur un schéma industriel particulier : le réinvestissement massif et continu. Le fondeur consacre chaque année une part très élevée de son chiffre d'affaires à ses usines et à sa R&D. Pour l'exercice 2025, la direction a annoncé une enveloppe de dépenses d'investissement comprise entre 38 et 42 milliards de dollars, consacrée à l'extension de ses capacités et à la montée de ses nouvelles usines hors de Taïwan.
Ce niveau d'investissement, soutenu sur plusieurs décennies, crée un effet cumulatif : plus TSMC investit, plus elle maîtrise les procédés avancés, plus elle attire les meilleurs clients, plus elle génère de revenus à réinvestir. C'est ce cercle vertueux qui explique l'écart qui s'est creusé avec ses concurrents.
Une part de marché qui redéfinit l'échelle
Les chiffres de la domination de TSMC frappent par leur ampleur. Selon les données compilées par Counterpoint Research et reprises par Statista, le fondeur taïwanais détenait environ 62 % du marché mondial de la fonderie pure-play au premier trimestre 2024. Cette part a continué de grimper pour atteindre 67,1 % au quatrième trimestre 2024, selon TrendForce. Le reste du marché se partage entre Samsung Foundry, Intel Foundry, UMC, GlobalFoundries et une myriade d'acteurs de niche.
TSMC elle-même, dans son rapport annuel 2024, définit un périmètre plus large baptisé « Foundry 2.0 » qui englobe la fonderie, l'assemblage, les tests, le masquage et d'autres segments. Sur cette base élargie, l'entreprise représente environ 34 % de l'industrie mondiale. Quelle que soit la méthode de comptage, le constat est identique : aucune autre entreprise ne concentre autant de capacité de production de pointe.
Cette concentration est encore plus marquée sur le segment le plus stratégique, celui des puces « leading-edge », c'est-à-dire fabriquées sur les procédés les plus avancés (5 nanomètres et en dessous). À cette échelle de finesse, Taïwan — et donc TSMC — représente plus de 90 % de la capacité mondiale. Les accélérateurs d'IA qui font tourner ChatGPT, Gemini ou Claude sortent presque tous des mêmes salles blanches.
À retenir. 67 % du marché mondial de la fonderie (T4 2024), mais surtout plus de 90 % du segment leading-edge (≤ 5 nm). C'est ce second chiffre qui compte : les puces qui font tourner l'IA proviennent presque toutes de la même source. La concentration est stratégique, pas seulement commerciale.
Comprendre TSMC, c'est comprendre que l'IA n'est pas qu'un phénomène logiciel : c'est aussi, et peut-être d'abord, un phénomène matériel. Chaque saut de capacité dans les grands modèles s'accompagne d'un saut de demande en silicium. Et ce silicium, aujourd'hui, c'est TSMC qui le grave.
Les nœuds de gravure : du N3 au N2, la physique au service de l'IA
La performance d'une puce dépend pour beaucoup de son « nœud » de fabrication, c'est-à-dire de la génération de procédé utilisée. Plus le nœud est fin, plus les transistors sont petits, plus on peut en empiler sur une même surface, plus la puce est rapide et économe. TSMC structure son offre autour d'une famille de nœuds baptisée « N », dont chaque génération repousse les limites physiques.
La famille N5 (5 nanomètres), lancée en 2020, atteint une densité d'environ 134 millions de transistors par millimètre carré. Elle a équipé les premières puces Apple M1, puis toute une génération d'accélérateurs IA et de SoCs mobiles. TSMC l'a déclinée en variantes spécialisées : N5P (performance), N4P, N4X (orientée calcul haute performance), N4C (plus économique). Cette stratégie de déclinaison est centrale : un même nœud de base sert des usages très différents, du smartphone au datacenter.
Le N3 et la transition qui a réussi
Le nœud N3 (3 nanomètres) constitue la génération qui équipe aujourd'hui les produits phares. TSMC l'a déployée en deux temps : N3B, première mouture, puis N3E, version optimisée et plus économe. C'est sur ce procédé N3E qu'Apple grave ses puces A18 (iPhone 16) et M4. Selon les analyses de TechInsights, le N3E améliore l'efficacité énergétique tout en maintenant une densité de cellules logiques élevée, ce qui convient parfaitement aux SoCs d'Apple.
Le coût d'un wafer N3 reflète cette sophistication : il se situe entre 17 000 et 22 000 dollars, avec une moyenne autour de 20 000 dollars, selon Silicon Analysts. À titre de comparaison, un wafer N5/N4 coûte environ 15 000 dollars. Cette inflation des coûts est une tendance lourde de l'industrie, que TSMC compense en partie par des gains de densité : même si le wafer coûte plus cher, on en tire plus de puces fonctionnelles.
Le N2 : premier passage aux transistors GAA
Le nœud N2 (2 nanomètres) marque un tournant technologique majeur, prévu pour entrer en production en masse au second semestre 2025. Pour la première fois chez TSMC, il abandonne l'architecture FinFET — utilisée depuis le N16/N12 — au profit des transistors à grille entourée (GAA, Gate-All-Around), et plus précisément des « nanosheets ». Dans un transistor GAA, le canal de conduction est entouré sur ses quatre côtés par la grille, ce qui améliore le contrôle du courant et réduit les fuites.
TSMC annonce pour le N2 des gains significatifs : jusqu'à 15 % de performance supplémentaire à consommation équivalente, ou bien une réduction allant jusqu'à 30 % de la consommation à performance équivalente, par rapport au N3E. Ces chiffres ont de quoi enthousiasmer : chaque réduction de consommation compte pour l'IA, où les datacenters cherchent en permanence à faire plus de calcul par watt. Apple, AMD et NVIDIA ont déjà annoncé leur adoption du N2.
Le revers de la médaille est financier : un wafer N2 coûtera environ 30 000 dollars, soit près du double d'un wafer N4/N5. Cette hausse de 50 % par rapport au N3 interroge sur la pérennité du modèle « transistors toujours moins chers ». Mais l'industrie s'adapte : architectures en chiplets, partitionnement des fonctions, réutilisation de blocs IP. Le coût unitaire du transistor ne baisse plus comme avant, mais la valeur créée par puce continue de croître.
À retenir. L'ère du « transistor toujours moins cher » touche à sa fin : un wafer passe de 15 000 $ (N5) à 20 000 $ (N3) puis 30 000 $ (N2). La parade ? Les chiplets et le packaging 3D : plutôt qu'une puce monolithique géante (rendement faible), on assemble plusieurs petites puces optimisées chacune pour sa fonction.
Le tableau ci-dessous résume la feuille de route des principaux nœuds de TSMC :
| Nœud | Statut (au 1er trimestre 2025) | Technologie clé | Gains annoncés vs nœud précédent | Clients principaux |
|---|---|---|---|---|
| N5 / N4 (5 et 4 nm) | Production en masse depuis 2020 | FinFET, EUV | Densité ~134 M transistors/mm² | Apple, AMD, NVIDIA, Qualcomm |
| N3 / N3E (3 nm) | Production en masse depuis fin 2022 | FinFET, EUV multi-pattern | Performance et densité supérieures au N5 | Apple (A18, M4), Intel |
| N2 (2 nm) | Production en masse prévue 2e semestre 2025 | GAAFET « nanosheet » | +15 % perf ou −30 % conso vs N3E | Apple, AMD, NVIDIA |
| A16 (1,6 nm) | Annoncé avril 2024, production prévue 2e semestre 2026 | GAAFET + Super Power Rail (alimentation arrière) | Densité et efficacité significativement améliorées | Datacenter et HPC |
Calculateur : combien coûte la gravure d'une puce ?
Sélectionnez un nœud de gravure, la taille de votre puce et un rendement estimé. Le simulateur calcule le coût de gravure par puce fonctionnelle — c'est-à-dire ce que coûte TSMC avant mémoire HBM, packaging et assemblage. Les prix de wafers proviennent de l'article.
Méthode : wafer de 300 mm (surface ≈ 70 686 mm²). Nombre de puces brutes ≈ surface wafer ÷ surface puce, corrigé d'un facteur 0,85 (pertes de bord et découpage). Puces fonctionnelles = puces brutes × rendement. Coût par puce = prix du wafer ÷ puces fonctionnelles. Transistors = densité du nœud × surface de puce.
Repère : un NVIDIA B200 (~800 mm² × 2 dies, N4P) coûte ~6 400 $ au total (gravure + HBM + CoWoS). Le calculateur n'estime que la part gravure.
A16 et la Super Power Rail : la frontière suivante
Le nœud A16, présenté par TSMC lors de son North America Technology Symposium d'avril 2024, représente la génération qui suivra le N2. Sa production est prévue pour le second semestre 2026. Ce qui distingue l'A16, c'est l'introduction d'une innovation structurelle majeure : le Super Power Rail (SPR), ou alimentation électrique par la face arrière de la puce.
Dans les puces traditionnelles, le réseau d'alimentation électrique cohabite sur la même face que le réseau de signaux. Cela crée une congestion : plus la densité de transistors augmente, plus l'alimentation doit rivaliser pour l'espace avec les interconnexions de signal. La solution consiste à déplacer l'alimentation à l'arrière du wafer, libérant ainsi toute la face avant pour le routage des signaux. Résultat : une densité logique supérieure, une meilleure distribution du courant et une résistance réduite.
Le Super Power Rail connecte un réseau d'alimentation arrière directement aux sources et drains de chaque transistor, en préservant la densité de grille. Associé aux transistors GAAFET, l'A16 promet des gains significatifs en performance et en efficacité énergétique par rapport au N2. C'est précisément ce type de saut qui permet, génération après génération, d'emballer plus de puissance d'IA dans une enveloppe thermique tenable.
Le packaging avancé : le secret le mieux gardé de l'IA
Réduire la taille des transistors n'est qu'une partie de l'équation. L'autre moitié — souvent négligée dans les commentaires grand public — est le packaging, c'est-à-dire l'art d'assembler plusieurs puces, mémoires et interconnexions au sein d'un même boîtier pour qu'elles fonctionnent ensemble. Or, sur ce terrain, TSMC a développé des technologies qui sont devenues tout aussi critiques que ses procédés de gravure.
Un accélérateur IA moderne comme le NVIDIA H100 ou le Blackwell B200 n'est pas une seule puce. C'est un assemblage complexe qui combine un GPU de calcul, plusieurs couches de mémoire HBM (High Bandwidth Memory) empilées en 3D, et un réseau d'interconnexions ultra-rapides. Tout cela doit tenir sur un substrat commun, avec des milliers de connexions microscopiques parfaitement alignées. C'est là qu'intervient CoWoS.
CoWoS : la technologie qui a rendu possible l'accélérateur IA moderne
CoWoS — pour Chip-on-Wafer-on-Substrate — est la technologie d'emballage 2,5D de TSMC. Elle repose sur un interposeur en silicium placé entre les puces (le GPU et les modules HBM) et le substrat organique. Cet interposeur, gravé lui aussi avec des procédés semi-conducteurs, permet d'interconnecter les composants avec une densité et une bande passante inaccessibles aux substrats classiques. Des « TSV » (Through-Silicon Vias), des vias traversant le silicium de part en part, assurent les connexions verticales.
Pourquoi CoWoS est-il si central pour l'IA ? Parce que les grands modèles linguistiques sont des machines à consommer de la bande passante mémoire. La performance d'un LLM dépend moins de la vitesse brute du GPU que de la capacité à nourrir ce GPU en données, très vite et en continu. La mémoire HBM, empilée à côté du GPU et reliée par l'interposeur CoWoS, apporte précisément cette bande passante. Sans CoWoS, l'architecture même des accélérateurs IA modernes n'existerait pas.
CoWoS : le goulot d'étranglement, et comment TSMC le traite
La capacité de packaging avancé est devenue, en 2024 et 2025, le facteur limitant de l'industrie de l'IA. Le paradoxe est saisissant : le goulot n'est plus tant la production de tranches de silicium que la capacité à les emballer en systèmes prêts à l'emploi. La ligne CoWoS de TSMC est saturée de commandes, et les quatre plus grands concepteurs de puces IA (NVIDIA, Google, AMD et Amazon) auraient absorbé, selon Epoch AI, plus de 90 % de l'approvisionnement mondial en packaging avancé et HBM en 2025.
NVIDIA réserve une part majeure de la capacité CoWoS la plus avancée de TSMC. La demande pour ses accélérateurs — H100, H200, Blackwell — a tiré l'industrie entière vers un rythme de production inédit. La conséquence est une tension permanente sur les délais : les datacenters attendent parfois plusieurs mois leurs racks de GPU, non pas parce que les puces ne sont pas gravées, mais parce que la phase d'assemblage final suit son propre rythme.
Le vrai défi de l'IA en 2025 n'est pas la conception des modèles, ni même la gravure des puces : c'est l'emballage. CoWoS est devenu l'horloge qui rythme l'expansion de l'IA. Tant que cette capacité ne sera pas suffisante, la croissance des datacenters restera contrainte.
À retenir. Le bottleneck de l'IA en 2025 n'est ni le silicium ni les algorithmes : c'est le packaging CoWoS. Les 4 plus grands concepteurs de puces IA en absorbent ~90 % de la capacité mondiale. La capacité devrait passer de 75 000 à 130 000 équivalents-wafer d'ici fin 2026 (+73 %), avec un marché qui s'équilibre vers 2027. Jusque-là, chaque ligne CoWoS libérée = davantage d'IA disponible.
La bonne nouvelle, c'est que TSMC investit massivement pour relâcher cette contrainte. Les estimations publiques font état d'une capacité CoWoS qui pourrait passer d'environ 75 000 équivalents-wafer à 130 000 d'ici fin 2026, soit une hausse de l'ordre de 73 %. TrendForce anticipe un début d'équilibre du marché du packaging 2,5D à partir de 2027. En attendant, chaque ligne CoWoS supplémentaire qui entre en service libère directement de la capacité d'IA.
SoIC : l'avenir en 3D
Au-delà de CoWoS, TSMC développe SoIC (System on Integrated Chips), une technologie d'intégration 3D qui empile des puces les unes sur les autres par collage hybride cuivre-cuivre. Là où CoWoS assemble côte à côte sur un interposeur, SoIC empile verticalement, avec des pitches d'interconnexion sub-microniques. La feuille de route SoIC vise des densités d'interconnexion toujours plus fines jusqu'au tournant de la prochaine décennie.
Cette approche ouvre la voie à l'intégration hétérogène : empiler un CPU et sa mémoire dans un même bloc, mélanger des procédés différents (logique en N3, SRAM en N5), assembler des chiplets spécialisés. C'est la logique du futur : plutôt qu'une seule puce monolithique toujours plus grosse et plus chère, un assemblage de briques optimisées chacune pour sa fonction. TSMC, avec sa plateforme 3DFabric (qui englobe CoWoS et SoIC), se positionne comme l'architecte de cette transition.
Apple, NVIDIA, AMD : les clients qui font tourner la machine
La relation entre TSMC et ses clients mérite examen, car elle explique en grande partie la dynamique de l'industrie. TSMC ne publie pas officiellement la liste de ses clients ni leur poids exact, mais les analyses d'investisseurs et de cabinets spécialisés permettent d'en brosser un portrait fiable.
Apple est, depuis 2014, le premier client du fondeur. Selon les estimations reprises par TweakTown et plusieurs publications spécialisées, Apple représentait environ 25 % du chiffre d'affaires de TSMC en 2023. Cette relation couvre l'ensemble des puces Apple : A-series pour iPhone, M-series pour Mac et iPad, et désormais les composants pour Vision Pro. Le choix d'Apple de confier l'intégralité de son silicium à un seul fondeur témoigne de la confiance installée au fil d'une décennie.
NVIDIA occupe la deuxième place, avec une part estimée à 11 % en 2023 et en forte progression. C'est NVIDIA qui a tiré la demande de CoWoS avec l'H100, puis le Blackwell B200 et le système GB200. Le B200, gravé sur le procédé 4NP (une variante du N4P spécifique à NVIDIA) et intégrant 192 Go de mémoire HBM3E, illustre la sophistication de cette chaîne : une seule puce combine la gravure TSMC, la HBM de SK hynix ou Micron, et le packaging CoWoS. Selon Epoch AI, le coût de production d'un B200 s'élève à environ 6 400 dollars, pour un prix de vente compris entre 30 000 et 40 000 dollars par puce.
AMD, Broadcom, Qualcomm, MediaTek et Intel complètent le tableau des grands clients. Ce qui frappe, c'est la diversité : TSMC fabrique des puces pour smartphones, pour ordinateurs, pour datacenters, pour réseaux, pour automobile. Cette pluralité stabilise le carnet de commandes et amortit les cycles sectoriels. Quand le mobile ralentit, le datacenter prend le relais ; quand l'automotive accélère, elle complète la demande.
Une géographie qui se diversifie
Pendant trois décennies, TSMC a concentré sa production à Taïwan. Cette concentration a été un atout : proximité des sous-traitants, écosystème de fournisseurs, efficacité logistique. Mais la croissance explosive de l'IA et les tensions géopolitiques autour du détroit de Taïwan ont poussé l'entreprise à diversifier géographiquement sa base industrielle. Au début de 2025, quatre grands chantiers d'extension structurent cette stratégie.
| Site | Technologie | Statut (début 2025) | Investissement |
|---|---|---|---|
| Fab 21, Arizona (États-Unis) | N4, puis N3 et N2 | Fab 1 : production depuis T4 2024 ; Fab 2 en construction ; Fab 3 annoncée | 65 milliards de dollars sur 3 usines |
| Fab 23, Kumamoto (Japon) | 12–28 nm, puis 6 nm | Fab 1 : production depuis fin 2024 ; Fab 2 en cours | Plus de 20 milliards de dollars (avec aides publiques) |
| ESMC, Dresde (Allemagne) | 12–28 nm (technologie spécialisée) | Première pierre posée en août 2024 ; production visée fin 2027 | Joint-venture avec Bosch, Infineon, NXP |
| GIGAFABs, Hsinchu / Tainan / Taichung (Taïwan) | N3, N2, A16, CoWoS | Cœur historique et plus avancé | Investissement continu, principal site de R&D |
La première usine de l'Arizona, Fab 21 phase 1, a démarré sa production en volume au quatrième trimestre 2024 sur le procédé N4. C'est un événement symbolique : pour la première fois, TSMC fabrique des puces avancées sur le sol américain à grande échelle. La deuxième usine, dont la structure a été achevée en 2025, vise une production de puces avancées à l'horizon 2027-2028 ; une troisième usine a été annoncée. L'investissement total sur le site arizonien atteint 65 milliards de dollars.
Au Japon, la Fab 23 de Kumamoto a démarré sa production au quatrième trimestre 2024 sur des technologies de 12 à 28 nanomètres, destinées notamment à l'image, au traitement de signal et aux applications automobiles. Une deuxième usine, consacrée à des procédés plus fins (6 nm), est en cours de construction. La coopération avec le gouvernement japonais et les soutiens financiers du METI illustrent la volonté de Tokyo de reconstituer une base industrielle semi-conducteurs nationale.
En Allemagne, TSMC a posé la première pierre de l'usine ESMC de Dresde en août 2024, en joint-venture avec Bosch, Infineon et NXP. Ce site est dédié aux technologies spécialisées (12 à 28 nm) pour l'automobile et l'IoT, et vise une production à l'horizon 2027. L'objectif est de rapprocher la fabrication des grands centres européens de l'automobile et de l'industrie, dans une logique de résilience de la chaîne d'approvisionnement.
La diversification géographique n'efface pas la centralité de Taïwan, mais elle la complète. En bâtissant des usines aux États-Unis, au Japon et en Allemagne, TSMC transforme un modèle concentré en un réseau réparti — un changement structurel qui renforce la résilience de toute la chaîne semi-conducteurs mondiale.
EUV, ASML et la physique de l'infiniment petit
La fabrication de puces à 5, 3 puis 2 nanomètres repose sur une machine d'une complexité inouïe : le scanneur EUV (Extreme Ultraviolet). Cet équipement, produit exclusivement par l'entreprise néerlandaise ASML, utilise une lumière dont la longueur d'onde est de 13,5 nanomètres pour graver des motifs de la taille de quelques atomes. Sans EUV, les nœuds N7 et au-delà seraient tout simplement impossibles.
Le fonctionnement d'un système EUV tient de l'ingénierie extrême. À chaque tir, un laser frappe une gouttelette d'étain en fusion cinquante mille fois par seconde pour générer le plasma qui émet la lumière ultraviolette. Cette lumière traverse une dizaine de miroirs, dans le vide, pour dessiner les motifs sur le wafer. Chaque machine pèse plus de 100 tonnes et coûte entre 150 et 200 millions de dollars pour un système EUV standard (dit « Low-NA »).
TSMC est l'un des plus gros clients d'ASML pour les systèmes EUV. La relation entre les deux entreprises est étroite : ASML fournit l'outil, TSMC l'utilise à pleine échelle et renvoie un feedback constant. C'est cette boucle qui permet d'améliorer la productivité des machines et la qualité de la gravure, génération après génération.
La question du High-NA EUV
Pour les nœuds au-delà du 2 nanomètres (A14, A16 et suivants), ASML a développé une nouvelle génération de machines, dites « High-NA », dont l'ouverture numérique est supérieure. Ces équipements, qui coûtent entre 350 et 380 millions de dollars l'unité, permettent de graver des motifs encore plus fins sans multiplier les passes de lithographie. Samsung a annoncé adopter le High-NA EUV pour sa fonderie 2 nanomètres, et Intel l'a intégrée à sa feuille de route.
TSMC, pour sa part, a pris une position pragmatique : continuer avec l'EUV standard et le multi-pattern pour l'A16, tout en évaluant l'adoption du High-NA pour les générations ultérieures. Cette décision reflète une philosophie qui a fait ses preuves : préférer la maîtrise d'une technologie éprouvée à l'adoption prématurée d'un équipement coûteux. Le fondeur taïwanais mise sur la continuité industrielle et la fiabilité, plutôt que sur le saut technologique à tout prix.
Intel et Samsung : la bataille du 2 nanomètres
TSMC ne règne pas sans rivales. Deux concurrents sérieux se positionnent sur les nœuds avancés : Intel Foundry et Samsung Foundry. Les trois acteurs engagés sur la même course — produire en masse des puces en 2 nanomètres et en dessous — rendent la compétition particulièrement vive.
Intel mise sur son nœud Intel 18A (1,8 nanomètre), qui combine transistors RibbonFET (la variante GAA d'Intel) et alimentation arrière PowerVia. Selon plusieurs analyses comparatives, l'Intel 18A afficherait des performances brutes compétitives avec, voire supérieures à, le N2 de TSMC sur certains critères. La question centrale pour Intel reste le rendement industriel : produire une puce en laboratoire est une chose, en sortir des millions avec un taux de puces fonctionnelles suffisant en est une autre. Intel a franchi des étapes importantes mais doit encore prouver sa capacité à atteindre une production en volume au niveau attendu.
Samsung Foundry, troisième du marché, poursuit sa propre feuille de route avec le nœud SF2 et l'adoption du High-NA EUV. Le conglomérat coréen bénéficie d'une intégration verticale avec sa filiale Samsung Electronics, mais peine à égaler la régularité industrielle de TSMC. Les analystes, cités par EE Times, estiment que le N2 de TSMC consolide son avance sur la concurrence, avec une file d'attente de clients déjà constituée.
Cette compétition est saine pour l'industrie. Elle pousse chacun à investir, à innover et à tenir ses promesses de calendrier. Pour les concepteurs de puces IA, la disponibilité de plusieurs fondeurs avancés offre une marge de manœuvre précieuse : dupliquer des productions, répartir les risques, négocier les coûts. Un écosystème plus diversifié est un écosystème plus robuste.
Concentration à Taïwan : un défi, des réponses
L'omniprésence de TSMC et la concentration de sa production à Taïwan soulèvent une question légitime, qu'étudient sérieusement plusieurs institutions : la résilience de la chaîne d'approvisionnement mondiale. Des travaux du RAND Corporation, de l'institut zurichois d'assurance et d'analyses académiques publiées dans Technological Forecasting and Social Change examinent cette vulnérabilité structurelle. La logique est simple : si une part écrasante des puces les plus avancées sort d'une même zone géographique, tout événement majeur sur cette zone aurait des conséquences mondiales.
Il est important de cadrer ce sujet avec précision. D'abord, la vulnérabilité est avant tout théorique et prospective : aucune perturbation majeure n'a affecté la production de TSMC à ce jour. Le fondeur maintient un taux d'utilisation élevé de ses usines et a démontré, notamment pendant la pandémie, sa capacité à poursuivre la production dans des conditions difficiles. Ensuite, les analyses géopolitiques elles-mêmes soulignent que la rationalité économique joue fortement en faveur de la stabilité : tout acteur a intérêt à ce que les flux de semi-conducteurs continuent.
Surtout, la réponse à ce défi est déjà en cours. La diversification géographique décrite plus haut — Arizona, Kumamoto, Dresde — constitue précisément la déconcentration que recommandent les analystes. Les plans de soutien à la production locale, comme le CHIPS Act américain et son équivalent européen, accélèrent cette dynamique. L'industrie ne reste pas immobile face à une vulnérabilité identifiée : elle s'organise, investit et adapte son modèle. C'est précisément le signe d'un écosystème mature et apprenant.
Plutôt que de s'arrêter au constat d'une concentration, il est plus pertinent de regarder la vitesse à laquelle l'industrie la réduit. En quelques années, TSMC est passée d'un modèle 100 % taïwanais à un réseau multi-sites. C'est une réponse concrète et mesurable à un défi structurel.
Énergie, eau et durabilité : un défi relevé activement
Fabriquer des puces exige beaucoup d'énergie et d'eau. Une salle blanche de fonderie fonctionne 24 heures sur 24, consomme des quantités importantes d'électricité pour la climatisation, la lithographie et les processus chimiques, et mobilise de l'eau ultrapure pour rincer les wafers entre chaque étape. Cette empreinte est réelle, et TSMC l'assume publiquement dans ses rapports de durabilité.
Le fondeur a fixé des objectifs ambitieux. Selon les données de son rapport ESG, TSMC vise 60 % d'énergie renouvelable d'ici 2030 et 100 % d'ici 2040. En 2024, les usines de Taïwan ont augmenté leur consommation d'énergie renouvelable à 1 450 GWh. L'entreprise a signé des contrats d'achat d'énergie renouvelable à grande échelle, notamment de l'éolien offshore et du solaire, pour soutenir cette trajectoire.
Côté eau, TSMC a déployé un système de recyclage qui lui permet de récupérer une part importante de l'eau utilisée. Les rapports publics évoquent un objectif de récupération élevé et des investissements continus dans les systèmes de traitement. Ces efforts ne rendent pas l'industrie immatérielle, mais ils montrent qu'elle prend la mesure de son empreinte et agit pour la réduire. La transition écologique de l'industrie des semi-conducteurs est en cours, portée par des objectifs chiffrés et des engagements contractuels.
Il est honnête de souligner que ces objectifs restent un défi, particulièrement à Taïwan où le mix électrique dépend encore fortement des énergies fossiles. La tension entre la croissance de la demande d'IA — donc de la demande de puces — et les objectifs climatiques est réelle. Mais elle est gérée : par les engagements de TSMC, par les investissements publics taïwanais dans les renouvelables, et par la pression croissante des clients (Apple, NVIDIA) qui exigent de leurs fournisseurs des trajectoires décarbonées vérifiables.
Pourquoi TSMC rend l'IA possible : synthèse
Au terme de ce parcours, il devient clair que la question « qui rend l'IA possible ? » ne trouve pas de réponse unique dans les laboratoires d'algorithmique. Elle se trouve aussi, et puissamment, dans les salles blanches de Hsinchu, de Tainan, de Taichung, et désormais de Phoenix, de Kumamoto et de Dresde. TSMC est le chaînon qui transforme des plans de puces en milliards de transistors physiques, et ces transistors en accélérateurs capables de faire tourner les plus grands modèles du monde.
Trois éléments résument pourquoi TSMC occupe cette position stratégique :
- Une avance technologique continue, du N3 déjà en production au N2 imminent et à l'A16 en préparation, qui maintient l'entreprise à la frontière du faisable et fournit aux concepteurs de puces IA la densité et l'efficacité dont ils ont besoin.
- Une maîtrise du packaging avancé, avec CoWoS et SoIC, devenue aussi critique que la gravure elle-même et qui conditionne directement la capacité de l'industrie à produire des accélérateurs IA en nombre suffisant.
- Un modèle industriel éprouvé, le pure-play foundry, qui garantit aux clients la neutralité, la confiance et la capacité de production à l'échelle mondiale — le tout soutenu par un investissement de l'ordre de 40 milliards de dollars par an.
Comprendre TSMC comme fonderie de l'IA, c'est comprendre que la révolution de l'intelligence artificielle n'est pas seulement une histoire de logiciels. C'est aussi l'histoire d'un miracle industriel taïwanais, devenu mondial, qui chaque jour fabrique le silicium sur lequel se construit l'avenir du calcul. Les prochaines années seront marquées par la montée du N2, l'arrivée de l'A16, l'extension du packaging avancé et la diversification géographique. Toutes ces dynamiques convergent vers un même horizon : toujours plus de capacité, toujours plus d'efficacité, pour une IA qui continue de s'étendre.
Pour celles et ceux qui construisent des systèmes d'IA en production, suivre l'évolution de TSMC n'est pas un luxe d'analyste : c'est une lecture stratégique. Les délais de disponibilité des GPU, les coûts des accélérateurs, les architectures de demain se lisent dans la feuille de route du fondeur. Et cette feuille de route, pour l'instant, est l'une des plus enthousiasmantes de toute l'industrie technologique.
Sources
- TSMC (officiel) — A16 Technology : tsmc.com — page A16
- TSMC (officiel) — 2nm (N2) Technology : tsmc.com — page 2nm
- TSMC (officiel) — TSMC Arizona : tsmc.com — TSMC Arizona
- TSMC Investor Relations — 2024 Annual Report : investor.tsmc.com — rapport annuel 2024
- IEEE Spectrum — Morris Chang : Foundry Father : spectrum.ieee.org — Morris Chang
- Statista (d'après Counterpoint Research) — Foundry Market Share : statista.com — parts de marché fonderie
- SemiWiki (d'après TrendForce) — TSMC market share Q4 2024 : semiwiki.com — part de marché Q4 2024
- Tom's Hardware — TSMC to spend $42 billion on expansion in 2025 : tomshardware.com — capex 2025
- Tom's Hardware — TSMC unveils A16 with backside power : tomshardware.com — A16 Super Power Rail
- TechInsights — Introducing TSMC N3E : the power behind Apple's M4 : techinsights.com — analyse N3E
- Silicon Analysts — TSMC profits surge on 3nm AI chips : siliconanalysts.com — 3nm et coûts de wafer
- Epoch AI — Advanced packaging and HBM, not logic dies, were the bottlenecks on AI chip production in 2025 : epochai.substack.com — goulot packaging et HBM
- TSMC 3DFabric (officiel) — CoWoS : 3dfabric.tsmc.com — CoWoS
- TSMC 3DFabric (officiel) — SoIC : 3dfabric.tsmc.com — SoIC
- IEEE Spectrum — TSMC's Energy Demand : spectrum.ieee.org — énergie et durabilité
- RAND Corporation — Supply Chain Interdependence and Geopolitical Vulnerability : rand.org — chaîne semi-conducteurs
- EE Times — TSMC to lead rivals at 2-nm node, analysts say : eetimes.com — avance au 2nm
