La course aux nœuds avancés : une émulation qui profite à l'innovation

Trois entreprises se disputent un titre singulier : celui de fabricant capable de graver les transistors les plus fins du monde. TSMC, Samsung et Intel investissent chacune des dizaines de milliards par an pour franchir les nœuds de gravure les plus avancés — 5 nanomètres, 3 nanomètres, 2 nanomètres et bientôt en deçà. À première vue, c'est un affrontement industriel classique, avec ses gagnants et ses retardataires. Mais si l'on prend un peu de hauteur, cette rivalité raconte une histoire plus intéressante : celle d'une émulation qui, année après année, repousse les limites de la physique et met à la disposition de toute l'industrie des puces plus rapides, plus sobres et plus denses. Cet article propose de comprendre, pas à pas, ce qui se joue dans cette course, pourquoi le rythme s'est accéléré, et comment cette compétition profite finalement à l'innovation dans son ensemble.

Nous allons commencer par démystifier le vocabulaire — que veut vraiment dire « 2 nanomètres » ? — avant de plonger dans les architectures de transistors qui ont changé la donne. Nous verrons ensuite où en sont concrètement TSMC, Samsung et Intel à la mi-2026, quels outils rendent ces prouesses possibles, et pourquoi la présence de plusieurs acteurs sérieux constitue un moteur d'innovation plutôt qu'un simple duel commercial. Chaque chiffre cité s'appuie sur une source publique et vérifiable, listée en fin d'article. Le but n'est pas de désigner un vainqueur, mais de montrer comment une saine rivalité fait avancer tout le monde.

Que veut vraiment dire « un nœud de gravure » ?

Le premier obstacle à la compréhension de cette course, c'est le vocabulaire. Quand on lit qu'un fabricant produit des puces « en 2 nanomètres », on imagine spontanément que la plus petite structure de la puce mesure exactement deux milliardièmes de mètre. La réalité est plus subtile, et il vaut la peine de la clarifier une bonne fois.

Un nom commercial plus qu'une mesure physique

Historiquement, le nom du nœud — 90 nm, 45 nm, 14 nm... — correspondait à peu près à la longueur de la grille du transistor, c'est-à-dire à une dimension physique concrète. Depuis une dizaine d'années, ce lien s'est distendu. Les appellations « 5 nm », « 3 nm » ou « 2 nm » sont devenues des noms de gammes commerciales, pas des mesures directes. Aucune structure d'une puce dite « 3 nm » ne mesure précisément trois nanomètres. Le chiffre traduit plutôt un niveau de performance et de densité obtenu par rapport à la génération précédente. Chaque nouveau nœud vise deux objectifs simples à énoncer : faire tenir davantage de transistors sur la même surface, et les faire commuter plus vite tout en consommant moins d'énergie.

Pour donner un ordre de grandeur, un transistor moderne compte des éléments dont l'épaisseur se mesure effectivement à l'échelle de quelques nanomètres — les nanofeuilles conductrices font typiquement entre 3 et 8 nanomètres d'épaisseur, selon les études comparatives publiées sur ces architectures. Mais l'espacement entre transistors, lui, reste plus large. Le « nom du nœud » est donc une convention marketing utile pour comparer les générations, à condition de ne pas la prendre au pied de la lettre.

Un nœud de gravure n'est pas une règle graduée : c'est une promesse de densité et d'efficacité. « 2 nm » signifie « la meilleure génération à ce jour », pas « deux milliardièmes de mètre exactement ».

Pourquoi la densité compte autant

Faire tenir plus de transistors au même endroit n'est pas une coquetterie d'ingénieur. C'est le moteur de tout ce que nous utilisons au quotidien. Un smartphone plus autonome, un ordinateur portable qui reste silencieux, un centre de données qui traite les requêtes d'un assistant conversationnel sans faire exploser sa facture d'électricité : tout cela repose sur la capacité à graver des transistors plus fins. Chaque saut de densité permet aux concepteurs de puces d'ajouter des cœurs de calcul, de la mémoire cache, des accélérateurs spécialisés pour l'intelligence artificielle, sans agrandir démesurément la puce ni faire grimper sa consommation.

Le nœud N2 de TSMC illustre bien cet enjeu. Selon les communications techniques du fondeur, il apporte une amélioration de performance de l'ordre de 10 à 15 % à consommation égale par rapport à la génération N3E, ou bien une baisse de consommation de 25 à 30 % à performance égale, avec une densité de transistors en hausse de 15 % pour les designs mixtes. Ces gains, cumulés génération après génération, expliquent pourquoi une puce d'aujourd'hui accomplit en quelques watts ce qui aurait demandé un radiateur entier il y a quinze ans.

L'architecture des transistors : le vrai cœur de la course

Pendant longtemps, progresser d'un nœud à l'autre revenait surtout à tout miniaturiser proportionnellement. Cette approche a atteint ses limites au tournant des années 2020. Pour continuer d'avancer, les fabricants ont dû repenser la forme même du transistor. C'est là que la course est devenue passionnante sur le plan scientifique.

Du transistor plat au FinFET

Le transistor est un interrupteur : une grille commande le passage du courant dans un canal. Dans les premières générations, ce canal était plat et la grille ne le contrôlait que par le dessus. En rétrécissant, ce dessin a commencé à fuir : le courant passait même quand il n'aurait pas dû, ce qui gaspillait de l'énergie. La parade, adoptée massivement au début des années 2010, s'est appelée le FinFET. On a dressé le canal en une fine « ailette » (fin, en anglais) que la grille venait entourer sur trois côtés. Le contrôle électrostatique s'en trouvait nettement amélioré, et le FinFET a permis de descendre jusqu'aux nœuds 5 nm et 3 nm avec des performances remarquables.

Le passage au Gate-All-Around, saut décisif

Mais entourer le canal sur trois côtés laisse encore un côté sans surveillance. Pour aller plus loin, l'industrie a franchi une étape supplémentaire : le transistor à grille enveloppante, ou Gate-All-Around (GAA). Comme son nom l'indique, la grille entoure désormais le canal sur ses quatre côtés, en enveloppant complètement une pile de fines nanofeuilles horizontales. Le contrôle du canal devient quasi total.

Les bénéfices, documentés par plusieurs analyses techniques, sont concrets : le courant de fuite diminue, la tension de fonctionnement peut baisser, et les effets parasites liés au raccourcissement de la longueur de grille sont mieux maîtrisés. Autre avantage élégant : là où un FinFET devait multiplier les ailettes côte à côte pour laisser passer davantage de courant, un transistor GAA empile simplement quelques nanofeuilles les unes au-dessus des autres, ce qui augmente la largeur effective du canal sans consommer plus de surface. Les analystes du secteur décrivent cette géométrie comme offrant un contrôle électrostatique plus serré que le FinFET, ce qui en fait l'architecture de référence pour les nœuds à 3 nm et en deçà.

Le passage du FinFET au Gate-All-Around est le premier changement d'architecture de transistor depuis plus d'une décennie. Il redonne aux ingénieurs de la marge pour continuer à progresser là où la simple miniaturisation butait sur la physique.

Trois noms pour une même idée

Chaque fabricant a baptisé sa propre déclinaison de la grille enveloppante, ce qui peut prêter à confusion. Samsung parle de MBCFET, TSMC et Intel de nanofeuilles (nanosheet). Intel a même donné à son transistor le nom commercial de RibbonFET. Derrière ces appellations distinctes se cache le même principe fondamental : une grille qui enveloppe le canal sur tous ses côtés. Cette diversité de noms illustre bien la dynamique de la course : chacun cherche à imprimer sa marque, mais tous convergent vers la meilleure solution physique disponible.

Fabricant	Nom de son transistor GAA	Premier nœud concerné
Samsung	MBCFET	3 nm (SF3E), dès 2022
TSMC	Nanosheet (nanofeuille)	2 nm (N2), production 2025
Intel	RibbonFET	18A, production 2025

Où en sont TSMC, Samsung et Intel à la mi-2026 ?

Passons du concept à la réalité industrielle. Voici, avec les chiffres publics les plus récents, l'état de la course tel qu'on peut le dresser à la mi-2026. L'objectif est descriptif : montrer que chacun avance à son rythme, avec ses forces et ses défis.

TSMC : le rythme régulier du leader

TSMC a lancé la production de volume de son nœud N2 — son premier à utiliser des transistors à nanofeuilles GAA — au quatrième trimestre 2025, comme annoncé, avec une montée en cadence prévue sur 2026. La production se concentre initialement à Kaohsiung, à Taïwan. Les premiers rapports font état de rendements élevés dès le démarrage, ce qui est notable pour une architecture aussi neuve. La feuille de route se poursuit avec N2P, une version améliorée dont la production de volume est attendue au second semestre 2026.

Le carnet de commandes du N2 témoigne de l'attrait de ce nœud : plusieurs grands concepteurs de puces — parmi lesquels Apple, AMD, NVIDIA, Qualcomm et MediaTek — figurent parmi les clients annoncés ou pressentis. La demande dépasse même la capacité initiale prévue, ce qui a conduit TSMC à planifier une expansion progressive de sa production de tranches de silicium sur 2026 et 2027. Cette traction commerciale illustre un point important : quand un nœud tient ses promesses, l'industrie entière se rue dessus.

Samsung : le pari précoce de la grille enveloppante

Samsung a joué une carte audacieuse. Le fabricant coréen a été le premier à introduire la grille enveloppante — sous le nom de MBCFET — dès son nœud 3 nm de première génération (SF3E), dont la production de masse a démarré en juin 2022. Ce choix lui a procuré une avance chronologique sur cette technologie. Le parcours a rencontré des difficultés de rendement qui ont limité sa capacité à séduire certains très gros clients, mais Samsung a persévéré et continue d'avancer sur sa feuille de route. Sa deuxième génération, SF2, s'appuie sur cette base MBCFET éprouvée pour viser le mobile, le calcul haute performance, l'IA et l'automobile, avec une variante SF2P attendue en production de masse fin 2026.

Le cas de Samsung est instructif : être le premier à adopter une architecture de rupture comporte une part de risque, mais cette prise de risque fait progresser toute la connaissance industrielle sur la technologie. Les enseignements tirés d'une adoption précoce bénéficient, à terme, à l'ensemble du secteur.

La notion clé de rendement

Un mot revient sans cesse dès qu'on parle de fonderie : le rendement, ou yield en anglais. Il désigne la proportion de puces fonctionnelles obtenues sur une tranche de silicium. Fabriquer un transistor à l'échelle du nanomètre relève de l'exploit, et sur chaque tranche, une partie des puces sort avec des imperfections. Un rendement élevé signifie qu'une grande majorité des puces sont exploitables ; un rendement plus modeste renchérit le coût de chaque puce vendable, puisqu'il faut amortir les tranches sur moins d'unités.

C'est un indicateur décisif dans la course. Un nœud peut être techniquement brillant, s'il ne délivre pas rapidement un bon rendement, son adoption commerciale reste limitée. À l'inverse, les premiers rapports sur le N2 de TSMC font état de rendements élevés dès le démarrage, ce qui explique en partie l'engouement des concepteurs de puces. Le rendement est aussi ce qui distingue l'annonce d'un nœud de sa réussite industrielle : passer du laboratoire à la production de masse, avec des tranches fabriquées par dizaines de milliers chaque mois, demande une maîtrise du procédé que seuls quelques acteurs au monde possèdent. Cette exigence explique pourquoi la liste des fondeurs capables de graver au niveau le plus avancé se compte sur les doigts d'une main.

Intel : le retour par l'innovation d'architecture

Intel a longtemps dominé la fabrication de puces, puis a traversé une période de retard sur les nœuds les plus fins. Sa réponse a consisté à miser sur deux innovations d'architecture pour reprendre l'initiative, réunies dans son nœud 18A. La première est RibbonFET, sa propre implémentation de la grille enveloppante — le premier changement de transistor chez Intel depuis plus de dix ans. La seconde, plus originale encore, s'appelle PowerVia.

PowerVia est un système d'alimentation par la face arrière de la puce (backside power delivery). Concrètement, au lieu de faire cheminer les lignes d'alimentation et les lignes de signal du même côté, Intel route l'alimentation par l'arrière de la puce. Cela dégage de la place pour les signaux, simplifie la distribution d'énergie et améliore l'efficacité. D'après Intel, le nœud 18A offre jusqu'à 15 % de performance par watt en plus et 30 % de densité de transistors supplémentaire par rapport à son nœud Intel 3. Le premier produit bâti sur 18A, la plateforme Panther Lake, a été présenté fin 2025 et lancé sous le nom de Core Ultra Series 3 au début 2026. Intel a ainsi démarré sa production 18A, illustrant qu'un acteur en retard peut revenir en pariant sur une idée neuve — ici, l'alimentation par l'arrière.

La rivalité pousse chacun à explorer des pistes différentes. TSMC affine ses nanofeuilles, Samsung capitalise sur son avance chronologique, Intel innove sur l'alimentation par la face arrière. Cette diversité d'approches enrichit l'ensemble de l'industrie.

Les outils qui rendent la course possible

Derrière ces prouesses de conception se cache un maillon souvent méconnu : les machines de gravure. Sans elles, aucune de ces architectures ne pourrait exister. Comprendre cet outillage, c'est comprendre pourquoi la course coûte si cher et pourquoi elle progresse par sauts.

La lithographie, art de dessiner l'infiniment petit

Graver un transistor revient à projeter un motif sur une tranche de silicium, un peu comme un projecteur affiche une image sur un écran. Plus la longueur d'onde de la lumière utilisée est courte, plus les détails que l'on peut dessiner sont fins. Depuis quelques années, les nœuds les plus avancés utilisent la lithographie dans l'ultraviolet extrême (EUV), une technologie d'une complexité vertigineuse maîtrisée par un unique fournisseur au monde, l'entreprise néerlandaise ASML.

Le saut de la High-NA EUV

La prochaine étape s'appelle la High-NA EUV. Le sigle NA désigne l'ouverture numérique de l'optique de la machine : plus elle est grande, plus la résolution est fine. Les machines actuelles fonctionnent avec une ouverture de 0,33 ; la nouvelle génération, incarnée par le modèle Twinscan EXE:5200B d'ASML, la porte à 0,55. Ce passage fait chuter la résolution minimale d'un motif d'environ 13 nanomètres à 8 nanomètres en une seule exposition, et permet, selon ASML, une densité de transistors jusqu'à 2,9 fois supérieure par rapport aux outils EUV actuels.

Ce gain a un coût : chaque machine High-NA se négocie autour de 380 millions de dollars l'unité, selon Tom's Hardware (prix indicatif rapporté mi-2026, susceptible d'évoluer). Intel a installé une première unité de production en décembre 2025 pour préparer son futur nœud 14A, tandis que d'autres fabricants ont choisi de temporiser en raison précisément de ce coût. Ce saut optique est décrit comme le plus important de l'histoire de l'EUV, et il constitue une clé pour produire les nœuds les plus fins à venir, sous la barre des 2 nanomètres. Là encore, la présence de stratégies différentes — adopter tôt ou attendre — reflète la manière dont plusieurs acteurs explorent des chemins complémentaires.

• EUV classique (0,33 NA) : résolution d'environ 13 nm par exposition, en service pour les nœuds 5 nm à 2 nm.
• High-NA EUV (0,55 NA) : résolution ramenée à 8 nm, densité jusqu'à 2,9 fois supérieure, pour les nœuds sous 2 nm.
• Coût par machine High-NA : environ 380 millions de dollars (prix indicatif, susceptible d'évoluer), un investissement considérable qui explique les stratégies d'adoption prudentes.

Pourquoi cette rivalité profite à l'innovation

Nous arrivons au cœur du sujet. Une course entre trois géants pourrait sembler n'être qu'une lutte de parts de marché. En réalité, la coexistence de plusieurs acteurs sérieux au sommet agit comme un puissant accélérateur de progrès, dont bénéficie in fine toute la chaîne technologique. Voici pourquoi.

La cadence imposée par la comparaison

Quand un fabricant sait que ses concurrents publient chaque année leurs propres avancées, il ne peut pas se reposer sur ses acquis. La simple existence d'un rival crédible impose une cadence : personne ne veut annoncer un nœud moins performant que celui du voisin. Cette pression comparative pousse chacun à investir dans la recherche, à raccourcir ses cycles de développement et à documenter publiquement ses gains. Le résultat est un rythme de progrès soutenu dont profitent tous les concepteurs de puces, et donc, en bout de chaîne, tous les utilisateurs.

Le fait que TSMC ait démarré son N2 en 2025, qu'Intel ait lancé son 18A la même année et que Samsung pousse sa feuille de route MBCFET n'est pas une coïncidence. Ces jalons rapprochés résultent d'une émulation mutuelle : chacun surveille l'autre et cale ses ambitions en conséquence.

La diversité des approches féconde l'ensemble

Un marché à acteur unique tendrait à explorer une seule voie. Avec trois protagonistes, on obtient au contraire une variété d'approches : TSMC affine la fabrication à grand volume et le rendement de ses nanofeuilles, Intel introduit l'alimentation par la face arrière avec PowerVia, Samsung capitalise sur son adoption précoce de la grille enveloppante. Ces choix distincts constituent autant d'expériences grandeur nature. Les idées qui font leurs preuves chez l'un finissent par inspirer les autres et par devenir des standards. L'alimentation par la face arrière, par exemple, initiée côté Intel, est étudiée avec attention par l'ensemble de la profession comme piste d'avenir.

Une course à plusieurs, c'est plusieurs paris parallèles sur l'avenir. Les meilleures idées émergent, se diffusent et deviennent la norme. C'est ainsi que l'innovation progresse plus vite que sous un acteur isolé.

Le rôle stimulant des politiques publiques

Cette émulation industrielle est amplifiée par un mouvement de fond côté politiques publiques. Face à l'importance stratégique des semi-conducteurs, les grandes régions du monde ont lancé des plans de soutien massifs. Aux États-Unis, le CHIPS Act a mobilisé 53 milliards de dollars pour la fabrication et la recherche, assortis d'un crédit d'impôt de 25 % sur les dépenses d'équipement éligibles. À l'échelle mondiale, les analystes recensent plus de 250 milliards de dollars d'incitations publiques annoncées, en additionnant le plan américain, l'European Chips Act, la stratégie japonaise et la mission indienne pour les semi-conducteurs. Ces soutiens encouragent l'implantation de nouvelles usines, diversifient la géographie de la production et renforcent la concurrence — autant de facteurs qui nourrissent l'innovation.

Une géographie industrielle qui se rééquilibre

La course aux nœuds avancés a longtemps été concentrée à Taïwan et en Corée du Sud. Les plans de soutien publics visent précisément à répartir davantage cette production sur plusieurs continents. Aux États-Unis, en Europe, au Japon et en Inde, de nouvelles usines sortent de terre, souvent en partenariat avec les grands fondeurs asiatiques. Ce rééquilibrage géographique poursuit un objectif de résilience : disposer de plusieurs sites de production réduit la dépendance à une seule région et sécurise l'approvisionnement en puces, devenu vital pour l'économie mondiale.

Ce mouvement nourrit également l'émulation. En implantant des capacités de pointe sur plusieurs territoires, on multiplie les pôles de recherche, on forme davantage d'ingénieurs et on crée des écosystèmes locaux qui alimentent l'innovation. Les analystes soulignent que TSMC conserve une position dominante sur le segment de la fonderie à la mi-2026, mais la présence de Samsung et le retour d'Intel maintiennent une compétition au sommet. C'est cette pluralité d'acteurs, adossée à une géographie plus diversifiée, qui garantit la vitalité de la course sur le long terme.

Un marché en croissance, tiré par l'IA

Cette dynamique s'inscrit dans un marché en pleine expansion. Le secteur mondial de la fonderie de semi-conducteurs a atteint un niveau record en 2025, tiré notamment par la demande de puces destinées à l'intelligence artificielle. Les besoins en calcul des grands modèles, des centres de données et des assistants intelligents créent un appel d'air sans précédent pour les puces les plus avancées. Cette demande soutenue offre aux fabricants les moyens de financer leurs investissements colossaux en recherche et en équipement, ce qui, en retour, accélère encore la cadence de l'innovation. On observe ainsi un cercle vertueux : plus l'IA a besoin de puissance de calcul, plus les fondeurs investissent, plus les nœuds progressent, et plus l'IA devient accessible et sobre.

Ce que cette course change concrètement pour nous

Toutes ces avancées, aussi spectaculaires soient-elles sur le plan technique, ne prendraient pas leur sens sans leurs retombées concrètes. Voyons ce que la course aux nœuds avancés apporte, très concrètement, dans les objets et services que nous utilisons.

Des appareils plus autonomes et plus discrets

Chaque saut de nœud améliore le rapport entre performance et consommation. Un smartphone gravé sur un nœud plus avancé tient plus longtemps sur une charge, ou offre plus de puissance pour le même niveau d'autonomie. Un ordinateur portable peut faire tourner des tâches lourdes — retouche d'image, traitement vidéo, modèles d'IA en local — tout en restant silencieux et frais. Ces bénéfices, invisibles pour l'utilisateur qui n'ouvre jamais son appareil, sont pourtant le fruit direct de la course aux transistors.

Une IA plus sobre et plus répandue

L'un des enjeux majeurs de l'intelligence artificielle contemporaine est sa consommation d'énergie. Entraîner et faire fonctionner de grands modèles demande une puissance de calcul considérable. Les nœuds avancés, en améliorant l'efficacité énergétique des puces, contribuent à rendre l'IA plus sobre par unité de calcul. Une puce N2, avec sa baisse de consommation de 25 à 30 % à performance égale par rapport à la génération précédente, permet à un centre de données de traiter davantage de requêtes pour la même facture électrique. À grande échelle, ces gains cumulés participent à un usage plus mesuré des ressources.

Une base matérielle pour les prochaines applications

Enfin, la disponibilité de puces toujours plus capables ouvre la porte à des usages qui n'étaient pas envisageables auparavant. L'IA embarquée dans les appareils, les assistants qui fonctionnent sans connexion au réseau, les véhicules dotés de systèmes d'aide à la conduite sophistiqués, les objets connectés capables de traiter localement l'information : tout cela suppose une base matérielle performante et sobre. La course aux nœuds avancés fournit précisément cette base. Elle est le socle silencieux sur lequel se construisent les innovations les plus visibles.

Un regard mesuré vers l'avenir

Où mène cette course ? Les feuilles de route publiques évoquent déjà les générations suivantes. TSMC prépare N2P puis, plus loin, des nœuds encore plus fins souvent désignés par l'appellation A16 (soit 1,6 nm dans la nomenclature commerciale). Intel travaille sur son nœud 14A, pour lequel la machine High-NA EUV a précisément été installée. Les analystes évoquent des nœuds sous les 2 nanomètres, jusqu'à des appellations de 1,5 nm et 1,4 nm, rendus possibles par la lithographie High-NA. La physique impose des défis croissants, mais l'histoire récente montre que l'industrie a systématiquement trouvé des parades — le FinFET hier, la grille enveloppante aujourd'hui, l'alimentation par la face arrière demain.

Il convient de garder une certaine mesure. Les gains d'une génération à l'autre restent réels mais s'accompagnent de coûts de développement de plus en plus élevés. Toutes les puces n'ont d'ailleurs pas besoin du nœud le plus avancé : de nombreux composants continueront d'être fabriqués sur des nœuds plus matures, parfaitement adaptés à leur usage et plus économiques. La course au sommet ne rend pas obsolètes les technologies éprouvées ; elle les complète. Un capteur d'appareil photo, une puce de gestion d'énergie ou un microcontrôleur n'ont pas besoin de 2 nanomètres pour bien fonctionner. La valeur du progrès se mesure à sa pertinence pour chaque application, pas à la seule finesse de gravure.

La finesse de gravure n'est pas une fin en soi. La bonne puce, c'est celle qui correspond au besoin : le nœud le plus avancé pour les usages les plus exigeants, un nœud mature et robuste pour tout le reste.

Une émulation à préserver

La leçon la plus utile de cette course tient peut-être en un mot : la pluralité. Tant que plusieurs acteurs sérieux se maintiennent au niveau le plus avancé, la comparaison joue son rôle d'aiguillon, la diversité des approches enrichit le savoir commun, et les prix comme les performances évoluent dans le bon sens pour les concepteurs de puces. Les politiques publiques d'incitation, en encourageant l'implantation de nouvelles capacités de production et en diversifiant la géographie industrielle, renforcent cette pluralité. C'est peut-être là que se trouve le véritable enseignement de la course aux nœuds avancés : ce n'est pas tant l'identité du fabricant en tête à un instant donné qui importe, que la vitalité d'une compétition qui, année après année, met à la disposition de l'humanité des puces plus rapides, plus sobres et plus denses.

À retenir

• Le nom d'un nœud — 5 nm, 3 nm, 2 nm — est une appellation commerciale traduisant un niveau de densité et d'efficacité, pas une mesure physique exacte.
• Le passage du FinFET à la grille enveloppante (GAA) est le grand saut d'architecture qui a relancé la course : la grille entoure désormais le canal sur tous ses côtés.
• TSMC, Samsung et Intel avancent chacun à leur rythme, avec des noms différents (nanofeuille, MBCFET, RibbonFET) pour une même idée physique.
• Les machines de lithographie EUV, et bientôt High-NA EUV, sont le maillon industriel qui rend ces prouesses possibles — au prix d'investissements considérables.
• La rivalité entre plusieurs acteurs sérieux, soutenue par des politiques publiques et tirée par la demande de l'IA, agit comme un accélérateur d'innovation dont bénéficie toute l'industrie.

Sources

• Focus Taiwan — TSMC officially begins 2nm chip volume production in Q4 2025
• Tom's Hardware — TSMC begins volume production of 2nm-class chips, first GAA transistor
• TSMC — 2nm Technology (page officielle)
• Samsung Semiconductor — Samsung Begins Chip Production Using 3nm Process With GAA Architecture
• Samsung Foundry — Process Technology (SF3, SF2, MBCFET)
• Intel Newsroom — Panther Lake, first AI PC platform built on Intel 18A (RibbonFET, PowerVia)
• Intel Newsroom — With High-NA EUV, Intel Foundry Opens New Frontier in Chipmaking
• ASML — EUV lithography systems (produits)
• Tom's Hardware — ASML's High-NA chipmaking tool will cost $380 million
• Cadence — Comparing FinFETs vs. GAAFETs
• Wikipedia — 2 nm process
• Tom's Hardware — Global semiconductor foundry market hits record in 2025