SoIC : l'empilement 3D de puces signé TSMC

Imaginez un immeuble de bureaux. Pendant des décennies, l'industrie des semi-conducteurs a construit ses puces comme on construit une ville en étalement : de plus en plus de rues, de plus en plus de bâtiments, tous posés côte à côte sur un même terrain plat. Puis le terrain a commencé à manquer, et la vitesse gagnée à chaque nouvelle génération de gravure à ralentir. La réponse de TSMC, le plus grand fondeur de puces au monde, tient en une idée aussi simple qu'un gratte-ciel : puisqu'on ne peut plus s'étaler, on empile. Cette technologie porte un nom, SoIC — pour System on Integrated Chips —, et elle consiste à souder des puces les unes sur les autres, à la verticale, avec une précision telle que les deux morceaux de silicium se comportent presque comme un seul. Derrière ce mot un peu austère se cache l'une des ruptures les plus élégantes de l'informatique moderne, celle qui alimente aujourd'hui les processeurs de jeu les plus rapides et les accélérateurs d'intelligence artificielle les plus recherchés.

Cet article propose une visite guidée de SoIC : ce que c'est, pourquoi TSMC l'a inventé, comment fonctionne la fameuse technique de « collage hybride » sans micro-billes de soudure, et à quoi tout cela sert concrètement. Nous verrons aussi en quoi SoIC se distingue de ses cousins CoWoS et InFO, souvent confondus, et pourquoi cette famille de technologies redessine discrètement le paysage du calcul haute performance et de l'IA.

Au bout de l'étalement : pourquoi empiler les puces

Pour comprendre l'intérêt de SoIC, il faut d'abord comprendre le mur contre lequel l'industrie a buté. Depuis les années 1960, le progrès des puces a suivi une cadence régulière : à chaque génération, on parvenait à graver des transistors plus petits, donc à en loger davantage sur une même surface. Plus de transistors, cela signifiait plus de puissance de calcul, une consommation mieux maîtrisée et des composants moins coûteux à produire à l'unité. Cette dynamique, popularisée sous le nom de loi de Moore, a porté toute la révolution numérique.

Le problème, c'est que graver toujours plus petit devient de plus en plus ardu et onéreux. Les dimensions en jeu se rapprochent de celles de quelques atomes, et chaque nouveau palier demande des machines d'une complexité vertigineuse. La cadence ralentit. En parallèle, une autre limite s'est imposée : celle de la taille physique d'une puce. Un morceau de silicium ne peut pas grandir indéfiniment. Au-delà d'une certaine surface, le rendement de fabrication s'effondre, car la moindre poussière ou le moindre défaut sur une grande puce a plus de chances de la rendre inutilisable.

L'industrie a alors changé de stratégie. Plutôt que de fabriquer une seule immense puce parfaite, on découpe le système en plusieurs petites puces spécialisées, appelées chiplets ou puces élémentaires. Chacune fait bien une chose : les cœurs de calcul d'un côté, la mémoire d'un autre, les entrées-sorties ailleurs. On les fabrique séparément, on ne garde que les bonnes, puis on les assemble. Cette philosophie, dite désagrégée, a rendu possible des systèmes bien plus vastes que ce qu'une puce monolithique pouvait offrir.

Mais assembler des chiplets pose une question cruciale : comment les faire communiquer entre eux, vite et sans gaspiller d'énergie ? C'est précisément là qu'intervient l'assemblage avancé, l'art de connecter des puces entre elles. Et SoIC en représente la forme la plus poussée : non plus poser les puces côte à côte, mais les empiler à la verticale, au plus près les unes des autres.

Empiler les puces, c'est raccourcir le chemin que l'information doit parcourir. Or dans une puce, chaque micromètre gagné se traduit en vitesse et en économie d'énergie.

SoIC, l'empilement vertical au niveau du silicium

SoIC signifie System on Integrated Chips, que l'on pourrait traduire par « système en puces intégrées ». Le mot clé est intégré : l'ambition n'est pas simplement de coller deux puces, mais de les fusionner à un niveau si fin qu'elles se comportent comme un bloc unique, presque monolithique.

Techniquement, SoIC est ce que TSMC classe parmi les technologies d'assemblage 3D dites front-end, c'est-à-dire réalisées avec les mêmes outils de haute précision que la fabrication des transistors eux-mêmes, et non avec l'outillage plus grossier de l'assemblage classique. C'est une distinction importante : SoIC hérite de la finesse du monde de la gravure, ce qui lui permet d'atteindre des densités de connexion inaccessibles aux méthodes traditionnelles.

L'idée centrale est l'empilement vertical. On prend deux tranches de silicium, ou deux puces, et on les superpose face contre face ou face contre dos, en les reliant par des milliers de minuscules contacts. Pour que le courant et les signaux circulent d'un étage à l'autre, on perce des tunnels verticaux à travers le silicium, les TSV (pour Through-Silicon Vias, ou vias traversant le silicium). Ces micro-canaux jouent le rôle d'ascenseurs électriques entre les étages de l'immeuble de puces.

Deux saveurs : SoIC-P et SoIC-X

SoIC existe en deux variantes, adaptées à des besoins différents.

SoIC-P conserve de petites billes métalliques, les micro-billes de soudure (ou micro-bumps), pour relier les étages. C'est une approche intermédiaire, avec un pas de connexion de l'ordre de 18 à 25 micromètres selon TSMC. Le « P » évoque le bumped, c'est-à-dire la présence de ces billes.
SoIC-X supprime complètement les billes de soudure. C'est la version la plus avancée, dite bumpless (« sans billes »), qui repose sur le collage hybride décrit plus loin. Elle atteint des pas de connexion de quelques micromètres seulement, soit une densité de contacts spectaculaire.

Cette gradation permet à TSMC d'offrir un éventail de solutions : SoIC-P pour les cas où la simplicité prime, SoIC-X pour les besoins de densité et de performance extrêmes. C'est cette seconde variante qui a fait la réputation de SoIC et qui incarne le mieux la rupture technologique.

Le collage hybride : souder du cuivre sans soudure

Au cœur de SoIC-X se trouve une technique d'une ingéniosité remarquable : le collage hybride, ou hybrid bonding en anglais. Pour saisir ce qu'elle apporte, il faut d'abord comprendre la méthode qu'elle remplace.

L'ancienne méthode : les micro-billes de soudure

Traditionnellement, pour relier deux puces empilées, on déposait des micro-billes de soudure entre elles, un peu comme des points de colle métallique. On chauffait, la soudure fondait, et le contact se formait. Cette approche fonctionne, mais elle a ses contraintes. Chaque bille occupe une certaine place, ce qui limite le nombre de connexions que l'on peut caser sur une surface donnée. Les billes ajoutent aussi une petite distance entre les puces et une résistance électrique supplémentaire, ce qui pèse sur la vitesse et la consommation. Avec des micro-billes, on plafonne autour de quelques centaines à un millier de connexions par millimètre carré.

La nouvelle méthode : cuivre contre cuivre, directement

Le collage hybride fait tomber cette barrière. Au lieu de billes, on prépare la surface de chaque puce avec de minuscules plots de cuivre noyés dans un isolant. On polit ces surfaces à un niveau de planéité extraordinaire, puis on met les deux puces en contact. Sous l'effet d'un traitement thermique contrôlé, l'isolant des deux faces se lie, et surtout le cuivre d'une puce fusionne directement avec le cuivre de l'autre. On obtient ainsi une liaison cuivre contre cuivre, sans aucune bille intermédiaire — d'où le terme bumpless.

Le collage hybride transforme deux puces distinctes en une jonction quasi continue de cuivre et de silicium. C'est un peu comme passer d'un pont à haubans à une dalle de béton coulée d'un seul tenant.

Les bénéfices de cette approche sont considérables et se cumulent :

Une densité de connexions bien plus élevée. En se débarrassant des billes, on peut rapprocher énormément les contacts. Là où les micro-billes offraient de l'ordre de 600 à 1 000 liaisons par millimètre carré, le collage hybride en autorise plusieurs dizaines de milliers, dans une fourchette souvent citée entre 25 000 et 50 000 selon la finesse du procédé.
Une meilleure vitesse de communication. Le contact cuivre-cuivre direct présente une résistance et une inductance électriques plus faibles que les micro-billes. Les signaux passent plus vite et plus proprement d'un étage à l'autre, ce qui augmente la bande passante entre les puces.
Une consommation réduite. Moins de distance à parcourir et de meilleures liaisons signifient moins d'énergie dépensée pour déplacer l'information, un critère décisif pour les puces d'IA qui brassent des volumes colossaux de données.
Une meilleure dissipation de la chaleur. La proximité et la nature du contact améliorent la conduction thermique entre les étages, ce qui aide à évacuer la chaleur dans un empilement — un point sensible que nous détaillerons plus loin.

À retenir. En passant des micro-billes au collage hybride, la densité de connexions passe de ≈ 1 000 à 25 000–50 000 par mm² — un bond d'un facteur 25 à 50. C'est ce saut quantitatif qui rend l'empilement 3D économiquement viable.

TSMC pratique aujourd'hui le collage hybride en production à grande échelle avec un pas de connexion de l'ordre de 6 micromètres. Pour donner une échelle, 6 micromètres, c'est environ dix fois plus fin que le diamètre d'un cheveu humain. Chaque connexion est donc minuscule, et on peut en aligner des dizaines de milliers sur une surface d'à peine un millimètre carré, soit à peu près la taille d'une tête d'épingle.

Fig. — À gauche, les billes de soudure espacent les puces et limitent la densité. À droite, le collage hybride supprime tout intermédiaire : les plots de cuivre fusionnent et les puces se touchent presque.

SoIC face à CoWoS et InFO : ne pas confondre

SoIC est fréquemment mentionné aux côtés de deux autres technologies signées TSMC : CoWoS et InFO. Toutes trois appartiennent à la même famille d'assemblage avancé, que TSMC regroupe sous le nom de 3DFabric, mais elles ne font pas la même chose. Les distinguer aide à comprendre pourquoi SoIC occupe une place singulière.

CoWoS : poser les puces sur un plateau commun

CoWoS signifie Chip on Wafer on Substrate. C'est une technologie dite 2,5D : les puces ne sont pas empilées les unes sur les autres, mais posées côte à côte sur un support intermédiaire en silicium appelé interposeur. Cet interposeur joue le rôle d'un plateau de connexion très fin qui relie les puces entre elles avec une densité bien supérieure à celle d'un circuit imprimé classique. CoWoS est aujourd'hui la solution de référence pour marier un processeur graphique avec des piles de mémoire à haute bande passante, une combinaison omniprésente dans les accélérateurs d'IA. Mais fondamentalement, tout reste sur un plan : c'est de l'étalement raffiné, pas de l'empilement.

InFO : intégrer sans plateau de silicium

InFO, pour Integrated Fan-Out, est une famille d'assemblage « en éventail » qui étend les connexions autour de la puce sans recourir à un interposeur en silicium. Elle utilise un matériau plus économique pour router les signaux, ce qui permet des boîtiers plus fins et moins coûteux. InFO a notamment trouvé sa place dans les puces mobiles, où la finesse du boîtier et le coût comptent énormément. Là encore, la logique reste largement planaire.

SoIC : la seule vraie troisième dimension

C'est ici que SoIC se singularise. Contrairement à CoWoS et InFO, qui organisent les puces sur un plan, SoIC les empile réellement à la verticale, au niveau du silicium lui-même. On parle d'un assemblage 3D authentique, avec des puces directement superposées et reliées par les vias traversants. Le tableau suivant résume les différences essentielles.

Technologie	Nature	Principe	Usage phare
SoIC	3D (empilement)	Puces superposées à la verticale, collage hybride cuivre-cuivre	Cache empilé, chiplets ultra-denses HPC et IA
CoWoS	2,5D (interposeur)	Puces côte à côte sur un interposeur de silicium	Processeurs graphiques + mémoire à haute bande passante
InFO	Fan-out	Connexions étendues autour de la puce, sans interposeur silicium	Puces mobiles, boîtiers fins

Sources : documentation 3DFabric de TSMC et analyses techniques (voir la section Sources).

Fig. — SoIC empile (3D), CoWoS étale sur un interposeur (2,5D), InFO étale les connexions sans interposeur (fan-out). Trois géométries, trois cas d'usage.

Détail qui a son importance : ces technologies ne sont pas rivales, elles sont complémentaires. TSMC imagine des systèmes qui combinent un empilement 3D SoIC pour rapprocher les puces les plus critiques, puis un assemblage 2,5D CoWoS pour relier ces blocs empilés à la mémoire environnante. On construit d'abord des gratte-ciel avec SoIC, puis on les relie par des passerelles avec CoWoS. C'est cette orchestration à plusieurs niveaux qui permet d'assembler des systèmes de calcul d'une ampleur inédite.

À retenir. SoIC, CoWoS et InFO ne sont pas rivaux mais complémentaires. Dans un même système, SoIC empile les puces critiques (3D), puis CoWoS relie ces blocs à la mémoire (2,5D). Chaque technologie occupe le rôle où elle excelle.

Le cas d'usage vedette : le cache 3D d'AMD

Rien ne vaut un exemple concret pour saisir la portée de SoIC. Le plus parlant est sans doute la mémoire cache empilée d'AMD, commercialisée sous le nom de 3D V-Cache. C'est la première application grand public marquante du collage hybride de TSMC, et elle illustre à merveille ce que l'empilement vertical apporte.

Un processeur passe une part importante de son temps à attendre des données. Pour limiter cette attente, on place tout près des cœurs de calcul une petite mémoire ultra-rapide, le cache. Plus le cache est grand, moins le processeur a besoin d'aller chercher loin les informations dont il a besoin, et plus il travaille vite. Mais agrandir le cache prend de la place sur la puce, une place chère et limitée.

L'idée d'AMD, rendue possible par SoIC, a été de ne pas agrandir le cache sur le plan, mais de le poser par-dessus. Une puce de mémoire cache supplémentaire — une couche de 64 mégaoctets de mémoire rapide — est empilée directement au-dessus de la puce de calcul, reliée par collage hybride et par des vias traversants. Résultat : on triple environ la quantité de cache disponible sans occuper davantage de surface au sol, et sans allonger significativement le chemin des données puisque la mémoire est juste au-dessus.

Fig. — Le 3D V-Cache d'AMD : 64 Mo de SRAM posés directement sur les cœurs de calcul, reliés par des milliers de TSV et une interface de collage hybride. La mémoire est « au-dessus de la tête » du processeur, pas à l'autre bout de la puce.

Empiler la mémoire sur le calcul, plutôt que de l'étaler à côté, c'est offrir au processeur un grenier immédiatement accessible au-dessus de sa tête, au lieu d'un entrepôt à l'autre bout de la puce.

Le premier processeur grand public à en bénéficier fut le Ryzen 7 5800X3D, lancé en avril 2022, précédé de quelques semaines par la déclinaison serveur Milan-X (mars 2022), qui fut en réalité la toute première puce commerciale d'AMD à embarquer le 3D V-Cache. Depuis, cette technique s'est généralisée dans les gammes suivantes d'AMD, devenant une signature reconnue des processeurs les plus performants en jeu vidéo. AMD indique que le collage hybride offre une densité d'interconnexion bien supérieure à celle des solutions à micro-billes, de l'ordre de quinze fois, avec une meilleure efficacité énergétique et une meilleure conduction thermique. Voilà, traduit en produit du quotidien pour les joueurs, tout le bénéfice de SoIC.

À retenir. Avec le 3D V-Cache, AMD ajoute 64 Mo de cache au-dessus des cœurs sans occuper plus de surface. Selon AMD, la densité d'interconnexion du collage hybride est environ 15 fois supérieure à celle des micro-billes — avec une meilleure efficacité énergétique et une conduction thermique améliorée.

Au-delà du jeu : le calcul haute performance et l'IA

Le cache empilé n'est qu'un début. La vraie ambition de SoIC concerne les charges de calcul intensif et l'intelligence artificielle. Les grands acteurs du secteur — parmi lesquels AMD, mais aussi d'autres concepteurs de puces pour serveurs et accélérateurs — s'appuient sur SoIC pour bâtir des processeurs désagrégés de très grande taille, faits de nombreux chiplets empilés et juxtaposés.

Pourquoi l'IA en particulier ? Parce que l'entraînement et l'exécution des grands modèles reposent sur un déplacement massif de données entre les unités de calcul et la mémoire. Le goulot d'étranglement n'est souvent pas la puissance brute de calcul, mais la vitesse à laquelle on peut alimenter les cœurs en données. En rapprochant physiquement les puces et en multipliant les connexions grâce au collage hybride, SoIC augmente la bande passante et réduit l'énergie dépensée par bit transféré. Pour des systèmes qui consomment déjà beaucoup, chaque gain d'efficacité compte double : il améliore la performance et allège la facture énergétique.

Les défis de l'empilement : chaleur, précision, coût

Empiler des puces n'est pas sans contreparties, et il serait malhonnête de présenter SoIC comme une solution sans nuance. Trois défis majeurs accompagnent cette approche, et la maîtrise de ces points fait justement toute la valeur du savoir-faire de TSMC.

Évacuer la chaleur

Le premier défi est thermique. Quand on empile une puce sur une autre, la couche du dessus se retrouve prise en sandwich, plus éloignée du système de refroidissement. La chaleur qu'elle produit a plus de mal à s'échapper. Dans le cas du cache empilé, on choisit d'ailleurs souvent de poser au-dessus une puce de mémoire, qui chauffe moins que les cœurs de calcul, afin de ne pas aggraver la situation. Le collage hybride aide en améliorant la conduction thermique entre les étages, mais la gestion de la chaleur reste un paramètre central de toute conception 3D. C'est l'une des raisons pour lesquelles l'empilement se déploie avec méthode, secteur par secteur.

La précision d'alignement

Le deuxième défi est la précision. Pour réussir un collage hybride, il faut aligner des dizaines de milliers de plots de cuivre de quelques micromètres avec une exactitude quasi parfaite, puis polir les surfaces à un niveau de planéité extraordinaire. La moindre poussière, la moindre irrégularité peut compromettre la liaison. Ce degré d'exigence explique pourquoi cette technologie relève de l'outillage de fabrication le plus avancé, et pourquoi peu d'acteurs dans le monde savent la mener à ce niveau de fiabilité.

Le coût et la complexité

Le troisième défi est économique. L'assemblage 3D ajoute des étapes de fabrication sophistiquées, donc du coût. Empiler suppose aussi de bien concevoir les puces en amont pour qu'elles s'emboîtent, ce qui demande une coordination étroite entre le concepteur et le fondeur. Pour aider les entreprises à franchir ce pas, TSMC a d'ailleurs mis en place en 2022 une alliance dédiée, réunissant partenaires d'outils et de conception autour de son portefeuille 3DFabric, afin de simplifier l'adoption de ces techniques d'assemblage. Ce type d'écosystème est essentiel : une technologie, aussi brillante soit-elle, ne se diffuse que si les concepteurs disposent des outils pour l'exploiter.

Dans le détail : comment deux tranches deviennent une seule

Pour qui aime regarder sous le capot, il vaut la peine de suivre pas à pas ce qui se passe lors d'un collage hybride en configuration SoIC-X. Chaque étape a sa raison d'être, et l'enchaînement révèle pourquoi la maîtrise du procédé est si délicate.

Tout commence par l'amincissement. La puce destinée à venir au-dessus est meulée par sa face arrière jusqu'à devenir très fine, parfois quelques dizaines de micromètres seulement. Cet amincissement remplit deux fonctions : il réduit la distance verticale que les signaux devront parcourir, et il facilite le perçage des vias traversants, ces tunnels de cuivre qui relieront le sommet à la base de l'empilement. Percer et remplir de cuivre une tranche épaisse serait bien plus ardu.

Vient ensuite la préparation des surfaces. Sur chaque face à assembler, on dispose les plots de cuivre en creux dans une couche isolante, puis on polit l'ensemble à une planéité mesurée en fractions de nanomètre. Cette étape de polissage est capitale : si les surfaces ne sont pas parfaitement planes, le contact cuivre-cuivre ne se fera pas uniformément, et des connexions manqueront. C'est un travail d'orfèvre mené à l'échelle de la tranche entière.

Puis arrive le collage proprement dit, souvent décrit comme un processus en deux temps. Les deux faces sont d'abord mises en contact à température ambiante : l'isolant de l'une adhère spontanément à l'isolant de l'autre, un peu comme deux plaques de verre très propres qui se collent l'une à l'autre. Ensuite, un traitement thermique contrôlé fait légèrement dilater le cuivre des plots, qui se rejoignent et fusionnent d'une face à l'autre. À la sortie, les deux tranches ne forment plus qu'un seul bloc, traversé de milliers de liaisons cuivre continues.

La beauté du collage hybride tient à cette double liaison simultanée : l'isolant scelle mécaniquement l'ensemble tandis que le cuivre assure la connexion électrique. Rien ne dépasse, rien ne fond au sens de la soudure classique.

Cet enchaînement explique aussi une observation qui a fait parler d'elle : lorsque TSMC fait évoluer son procédé d'une génération à l'autre, les puces conçues pour l'ancienne version ne peuvent pas toujours être fabriquées telles quelles avec la nouvelle. Le collage hybride est si intimement lié à la conception de la puce que changer le procédé peut imposer une revalidation complète. C'est le signe d'une technologie encore jeune, en évolution rapide, où le lien entre conception et fabrication est particulièrement serré.

Assembler un système complet : l'art de combiner les briques

Une erreur fréquente consiste à voir SoIC comme une solution isolée qui remplacerait tout le reste. La réalité est plus riche et plus intéressante : dans un système de calcul moderne, plusieurs technologies d'assemblage coexistent, chacune jouant le rôle pour lequel elle excelle. Comprendre cette orchestration aide à saisir la vraie place de l'empilement 3D.

Reprenons l'analogie urbaine. SoIC, avec son empilement vertical, sert à construire les tours : on y regroupe les éléments qui doivent absolument rester très proches, comme un cœur de calcul et sa mémoire cache, ou deux chiplets échangeant d'énormes volumes de données. La proximité verticale y offre la bande passante maximale et la latence minimale. Mais on ne fait pas tenir toute une métropole dans une seule tour.

Autour de ces tours, il faut relier les blocs entre eux et les connecter à la mémoire principale à haute bande passante. C'est là qu'intervient CoWoS, avec son interposeur qui joue le rôle d'un réseau de voies rapides posé au sol. On dispose sur ce plateau les blocs empilés en SoIC et les piles de mémoire, puis on les câble ensemble avec une densité bien supérieure à celle d'un circuit imprimé ordinaire. Le résultat est un système hiérarchisé : de la 3D là où la proximité est vitale, de la 2,5D pour relier l'ensemble.

Cette approche par briques complémentaires présente plusieurs vertus pratiques. Elle permet d'optimiser le coût, en réservant l'assemblage 3D, plus onéreux, aux seuls endroits où il apporte un gain décisif. Elle offre aussi de la souplesse : un concepteur peut mêler des chiplets fabriqués sur des nœuds de gravure différents, réunissant par exemple des cœurs de calcul très avancés et des blocs d'entrées-sorties sur un nœud plus mature et plus économique. On assemble le meilleur de chaque monde.

Comment choisir la bonne technique

Pour un concepteur, le choix entre ces technologies suit une logique de besoin. Quelques repères simples aident à s'orienter.

Si deux puces doivent partager une bande passante colossale sur une très courte distance, avec une latence minimale, l'empilement vertical SoIC s'impose. C'est le cas du cache posé sur le calcul.
Si l'on veut marier un grand processeur avec plusieurs piles de mémoire, en gardant chaque composant accessible et refroidissable, l'approche 2,5D de type CoWoS est mieux adaptée.
Si la priorité va à la finesse du boîtier et à la maîtrise du coût, comme dans l'électronique mobile, une solution de type fan-out telle qu'InFO répond au besoin.
Et bien souvent, la meilleure réponse est une combinaison des trois, orchestrée pour tirer parti des forces de chacune.

Ce raisonnement par les besoins est sans doute le meilleur antidote au mythe de la technologie miracle. SoIC n'est pas « supérieur » dans l'absolu à CoWoS ou InFO ; il est la réponse la plus appropriée à une catégorie précise de problèmes, ceux où rapprocher physiquement deux puces change tout. Savoir quand l'employer, et quand lui préférer une autre brique, fait partie intégrante du métier de concepteur de systèmes.

Une trajectoire vers des connexions toujours plus fines

SoIC n'est pas une technologie figée : elle progresse selon une feuille de route claire, marquée par une diminution régulière du pas de connexion. Plus ce pas diminue, plus on peut serrer de contacts et donc augmenter la densité et la bande passante entre les puces.

La trajectoire publiée par TSMC illustre cette montée en puissance. Le pas de connexion est parti d'environ 9 micromètres pour les premières générations, avant de descendre à 6 micromètres, aujourd'hui en production. Le fondeur vise ensuite un pas de l'ordre de 4,5 micromètres pour les nœuds de gravure les plus avancés, à l'horizon des toutes prochaines années. Des prototypes explorant des pas encore plus fins, autour de 3 micromètres, sont évoqués pour les prochaines années. À chaque palier, la densité de connexions se rapproche d'un doublement, ce qui étend d'autant les possibilités de conception.

Génération	Pas de connexion approximatif	Statut
Première génération	≈ 9 micromètres	Historique
Génération actuelle	≈ 6 micromètres	En production
Prochaine étape	≈ 4,5 micromètres	Prévue fin de décennie

Sources : feuille de route SoIC de TSMC relayée par la presse spécialisée (voir Sources).

Simulateur : densité de connexions selon le pas

Le pas de connexion (distance entre deux contacts adjacents, en µm) fixe la densité théorique de contacts par mm². Ajustez la valeur pour vérifier les ordres de grandeur cités dans l'article — et constatez l'écart entre micro-billes et collage hybride.

Pas : µm

Cette progression a une portée qui dépasse la simple prouesse technique. En resserrant sans cesse les connexions, l'empilement 3D permet de prolonger les gains de performance à un moment où la seule miniaturisation des transistors ralentit. Pour un même nœud de gravure, on obtient davantage de capacité en jouant sur la troisième dimension. Certains observateurs parlent d'une manière de relancer la dynamique historique de progrès par un autre chemin : non plus seulement en gravant plus fin, mais aussi en construisant en hauteur.

Ce qu'il faut retenir

SoIC incarne un basculement dans la manière de concevoir les puces. Après des décennies passées à graver toujours plus fin sur un plan, l'industrie apprend à construire en volume, en empilant des morceaux de silicium à la verticale. Voici les points clés à garder en tête :

SoIC, c'est l'empilement 3D vertical de puces au niveau du silicium, à distinguer de CoWoS (2,5D, côte à côte sur un interposeur) et d'InFO (fan-out, sans interposeur). Les trois se complètent plus qu'elles ne s'opposent.
Le collage hybride est le cœur de l'affaire : en remplaçant les micro-billes de soudure par un contact cuivre-cuivre direct, il multiplie par des dizaines la densité de connexions, accélère la communication, réduit la consommation et améliore la dissipation thermique.
Le cas d'usage phare est le cache empilé d'AMD, apparu en 2022, qui triple environ la mémoire rapide sans occuper plus de surface — un bénéfice tangible pour la performance en jeu vidéo.
L'enjeu de fond, ce sont le calcul intensif et l'IA, où la vitesse d'accès aux données prime souvent sur la puissance brute, et où l'empilement apporte bande passante et efficacité énergétique.
Les défis demeurent réels — chaleur, précision d'alignement, coût — mais la feuille de route, avec un pas de connexion passé de 9 à 6 micromètres et visant 4,5 micromètres, montre une marge de progrès importante.

Derrière son acronyme discret, SoIC raconte une histoire enthousiasmante : celle d'une industrie qui, arrivée aux limites d'un modèle, en invente un autre plutôt que de s'arrêter. En apprenant à empiler le silicium avec la même finesse qu'elle mettait à le graver, elle ouvre un espace neuf pour les processeurs et les accélérateurs d'intelligence artificielle des années à venir. La ville plate est devenue une ville verticale, et c'est peut-être le plus beau chapitre récent de l'aventure des semi-conducteurs.