Transistors gate-all-around : la nouvelle architecture qui prolonge la loi de Moore

Ouvrez le boîtier d'un smartphone récent, d'une carte graphique ou d'un serveur d'entraînement de modèles de langage, et vous trouverez au cœur de la puce des milliards d'interrupteurs microscopiques appelés transistors. Chacun laisse passer ou bloque un courant électrique, et c'est de cette danse binaire — passant, bloqué, passant — que naît tout calcul. Depuis soixante ans, l'industrie du semi-conducteur les rend plus petits, plus nombreux et plus économes, année après année, en suivant une trajectoire devenue légendaire : la loi de Moore. Mais réduire un objet dont les dimensions se comptent désormais en dizaines d'atomes n'a rien d'automatique. À chaque palier, la physique impose de réinventer la forme même du transistor. Le dernier de ces sauts porte un nom un peu austère : le transistor gate-all-around, ou GAA. Il remplace l'architecture FinFET qui régnait depuis 2011, et il ouvre la voie aux nœuds de gravure les plus avancés, ceux que l'on appelle 2 nanomètres et au-delà. Cet article raconte ce qu'est vraiment cette nouvelle forme, pourquoi elle était nécessaire, comment elle fonctionne, et ce qu'elle change concrètement pour les puces qui font tourner l'intelligence artificielle d'aujourd'hui.

Un mot de méthode avant de commencer. Le vocabulaire du semi-conducteur est truffé de sigles et de noms commerciaux. Nous les expliquerons au fur et à mesure, sans supposer de connaissances préalables. Chaque chiffre cité — un gain de performance, une date de production, un pourcentage de baisse de consommation — provient d'une source publique et vérifiable, indiquée en fin d'article. L'ambition n'est pas de vendre une technologie, mais de la comprendre : saisir la belle idée physique qui se cache derrière un objet que personne ne voit jamais, et pourtant sans lequel rien de notre monde numérique ne fonctionnerait.

Comprendre le transistor avant d'en changer la forme

Pour apprécier ce que le gate-all-around apporte, il faut d'abord se représenter clairement ce qu'un transistor fait. L'analogie la plus juste est celle d'un robinet, non pas pour de l'eau mais pour des électrons. Un transistor comporte trois régions principales. La source est l'endroit d'où partent les électrons. Le drain est l'endroit où ils arrivent. Entre les deux s'étend le canal, une sorte de tuyau que les électrons doivent traverser. Et au-dessus du canal se trouve la pièce maîtresse : la grille, cette électrode qui joue le rôle de la poignée du robinet. Appliquez une tension sur la grille, et le canal devient conducteur : les électrons circulent, l'interrupteur est fermé, la puce lit un « 1 ». Coupez la tension, et le canal se ferme : plus de courant, on lit un « 0 ».

Le rôle décisif du contrôle électrostatique

Toute la qualité d'un transistor tient dans un mot : le contrôle. La grille doit commander le canal avec autorité. Quand on dit « ferme-toi », le canal doit se fermer complètement, sans laisser filer le moindre courant de fuite. Quand on dit « ouvre-toi », il doit laisser passer un courant franc et abondant. Ce commandement s'appelle le contrôle électrostatique, et c'est le nerf sensible de toute la microélectronique. Un bon contrôle signifie des interrupteurs nets, rapides, qui ne gaspillent pas d'énergie à l'état fermé. Un mauvais contrôle signifie des fuites, de la chaleur perdue, une puce qui vide la batterie et chauffe pour rien.

Un transistor n'est rien d'autre qu'un robinet à électrons. Toute l'histoire de sa miniaturisation est celle d'une même question posée sous des formes de plus en plus exigeantes : comment garder la main ferme sur le canal quand celui-ci devient plus petit que ce que l'imagination courante peut se figurer ?

Voilà le drame silencieux de la miniaturisation. Plus on rapproche la source du drain pour gagner de la place et de la vitesse, plus le canal raccourcit, et plus la grille peine à le tenir. Lorsque le canal devient très court, la source et le drain finissent presque par se toucher, et leur propre influence électrique concurrence celle de la grille. Le canal se met à laisser filer un courant même à l'état fermé. Les ingénieurs appellent cette famille de problèmes les effets de canal court. Ils sont l'ennemi juré de la miniaturisation, et l'histoire des architectures de transistors est, au fond, l'histoire d'une lutte méthodique contre eux.

Du transistor plat au FinFET : première révolution des formes

Pendant les cinquante premières années de la microélectronique, le transistor avait une forme plate, dite planaire. La source, le canal et le drain reposaient à plat sur la surface de silicium, et la grille était posée par-dessus, comme un couvercle sur une boîte. Cette architecture, simple et élégante, a porté la loi de Moore de manière remarquable. Elle a bénéficié d'une propriété merveilleuse, formulée par l'ingénieur Robert Dennard et son équipe chez IBM en 1974 : en réduisant proportionnellement toutes les dimensions d'un transistor, on le rendait à la fois plus petit, plus rapide et moins consommateur, sans pénalité thermique. Cette règle d'or, la loi de Dennard, a fonctionné pendant plus de trente ans et a fait toute la magie du progrès informatique.

Quand la surface plate a atteint sa limite

Vers le milieu des années 2000, autour de longueurs de grille de 90 nanomètres, cette belle mécanique s'est enrayée. La loi de Dennard a cessé de tenir : réduire encore le transistor plat ne le rendait plus vraiment plus efficace, car les fuites explosaient. Avec un simple couvercle posé sur le canal, la grille ne contrôlait celui-ci que par une seule face, la face supérieure. Les trois autres faces du canal échappaient à son autorité. À grande échelle, cela passait ; aux dimensions nouvelles, c'était insuffisant. Il fallait donner à la grille davantage de prise sur le canal. Et pour cela, il fallait quitter le plat et passer en trois dimensions.

Le FinFET, ou le canal dressé comme une aileron

La réponse est arrivée en production en 2011, portée d'abord par Intel au nœud 22 nanomètres. L'idée était géniale de simplicité : au lieu de laisser le canal couché à plat, on le dresse verticalement, comme un mur mince, une nageoire de requin sortant de la surface. En anglais, cette nageoire se dit fin, d'où le nom de FinFET. La grille, au lieu de se contenter du dessus, vient alors envelopper cette nageoire sur trois côtés : les deux flancs et le sommet. On passe d'un contrôle par une seule face à un contrôle par trois faces. Le gain fut spectaculaire. En reprenant la main sur le canal par trois côtés, le FinFET a considérablement réduit les fuites et permis de repousser les effets de canal court. Cette architecture tridimensionnelle a soutenu la loi de Moore pendant plus d'une décennie, des nœuds 22 nanomètres jusqu'aux nœuds 5 et 3 nanomètres.

Architecture	Forme du canal	Faces contrôlées par la grille	Arrivée en production
Transistor planaire	Plat, couché	1 (le dessus)	Des années 1960 aux années 2000
FinFET	Aileron vertical	3 (deux flancs + sommet)	2011, nœud 22 nm
Gate-all-around (nanosheet)	Feuillets horizontaux empilés	4 (tout le pourtour)	2022, nœud 3 nm

Le gate-all-around : la grille reprend tout le canal

Le FinFET tenait le canal par trois côtés. Il en restait un, le quatrième, hors de portée : la base de l'aileron, là où la nageoire rejoint le corps du silicium. Aux nœuds les plus avancés, à mesure que les alilerons devenaient plus fins et plus rapprochés, ce quatrième côté non contrôlé s'est mis à poser problème. Réduire encore les dimensions du FinFET conduisait à une perte de contrôle et à une dégradation du courant utile. L'aileron avait donné tout ce qu'il pouvait. Il fallait, une fois de plus, changer de forme.

Coucher l'aileron et l'entourer complètement

Le principe du gate-all-around, que son nom traduit littéralement — « grille tout autour » — est d'une logique implacable. Puisque contrôler trois faces valait mieux que d'en contrôler une, contrôler les quatre vaudra mieux que d'en contrôler trois. Pour y parvenir, on prend l'aileron vertical du FinFET et on le couche à l'horizontale. Le canal n'est plus une nageoire dressée, mais une fine lamelle allongée. Et surtout, la grille ne se contente plus de l'envelopper par le dessus et les flancs : elle l'entoure entièrement, sur ses quatre faces, comme une main qui refermerait complètement ses doigts autour d'un crayon. Le canal est désormais enrobé de tous côtés par la grille. Le contrôle électrostatique devient maximal.

Les nanosheets : des feuillets empilés

Une lamelle unique ne suffirait pas à faire passer assez de courant. L'astuce des ingénieurs consiste donc à empiler plusieurs de ces lamelles les unes au-dessus des autres, séparées par de minuscules espaces, et à faire circuler la grille tout autour de chacune d'elles. Ces feuillets superposés portent le nom de nanosheets, littéralement « nanofeuillets ». Un transistor gate-all-around moderne en comporte typiquement trois ou quatre, empilés sur une hauteur infime. La grille se faufile entre chaque feuillet et l'entoure. On obtient ainsi la surface de conduction voulue tout en gardant, pour chaque feuillet, l'enrobage complet qui garantit un contrôle irréprochable.

Le FinFET dressait le canal pour l'attraper par trois côtés. Le gate-all-around le couche en fines lamelles et l'entoure par les quatre. C'est le même geste répété une génération plus tard, poussé jusqu'au bout de sa logique : ne plus laisser aucune face du canal échapper à l'autorité de la grille.

Comment on fabrique un tel empilement

La prouesse de fabrication mérite qu'on s'y arrête, car elle est vertigineuse. On commence par déposer une pile de couches alternées : une couche de silicium, une couche de silicium-germanium, du silicium, du silicium-germanium, et ainsi de suite. Le silicium formera les futurs canaux ; le silicium-germanium n'est qu'un échafaudage temporaire. Une fois la structure sculptée, on procède à une gravure sélective qui dissout uniquement les couches de silicium-germanium, sans toucher au silicium. Il ne reste alors plus que des feuillets de silicium suspendus dans le vide, comme les étages d'une bibliothèque dont on aurait retiré les montants. C'est dans ces espaces libérés que l'on vient ensuite déposer la grille, qui enrobe chaque feuillet sur tout son pourtour. Ce procédé de retrait sélectif est l'un des plus délicats de toute la microélectronique moderne, et sa maîtrise a demandé des années de mise au point.

Un empilement d'exigences nouvelles

Cette fabrication en couches suspendues introduit des difficultés inédites, et il serait malhonnête de les passer sous silence. Chaque feuillet doit avoir la même épaisseur que ses voisins, à quelques atomes près, faute de quoi les feuillets ne conduiraient pas de façon uniforme. La gravure qui retire le silicium-germanium doit s'arrêter pile au bon endroit, sans grignoter le silicium des canaux. Le dépôt de la grille dans les espaces exigus entre les feuillets réclame une précision extrême, car il faut faire pénétrer les matériaux de grille dans des interstices d'une poignée de nanomètres et les y répartir uniformément. À cela s'ajoute la gestion des contraintes mécaniques : les feuillets suspendus, s'ils sont trop longs ou trop fins, risquent de fléchir. Les fondeurs ont donc dû mettre au point des ancrages internes et affiner leurs outils de lithographie et de gravure pour rendre le procédé fiable à l'échelle de millions de plaquettes. Cette exigence explique pourquoi le passage au gate-all-around a demandé des investissements considérables et un long travail préparatoire dans les laboratoires avant d'atteindre la production de masse. C'est le prix d'une architecture qui reprend, feuillet après feuillet, le plein contrôle du canal.

Ce que le gate-all-around change concrètement

Passer du FinFET au gate-all-around n'est pas un raffinement cosmétique. Les bénéfices touchent trois dimensions qui comptent pour toute puce : l'efficacité énergétique, la performance et la souplesse de conception.

Moins de fuites, moins de gaspillage

Le premier bénéfice découle directement de l'enrobage complet. En tenant le canal par ses quatre faces, la grille le referme bien plus complètement à l'état bloqué. Les courants de fuite, qui trottinent silencieusement même lorsque le transistor est censé être éteint, diminuent nettement. Or ces fuites représentent une part considérable de l'énergie dissipée par une puce moderne. Les réduire, c'est baisser la consommation à performance constante, et donc allonger l'autonomie d'un appareil mobile ou abaisser la facture électrique d'un centre de données. À l'échelle des milliards de transistors d'un processeur, chaque petite amélioration par transistor se multiplie en un gain global très substantiel.

Une performance retrouvée

Le contrôle renforcé permet aussi de faire circuler un courant utile plus abondant à l'état passant, ce qui se traduit par des commutations plus rapides. On peut alors, au choix, augmenter la fréquence de la puce, ou bien maintenir la fréquence en abaissant la tension d'alimentation — ce qui économise encore de l'énergie. Les chiffres publiés par les fabricants donnent la mesure de ce progrès. Pour son premier procédé gate-all-around à 3 nanomètres, entré en production en juin 2022, Samsung a annoncé, par rapport à son procédé 5 nanomètres antérieur, une baisse de la consommation pouvant atteindre 45 %, une amélioration des performances de l'ordre de 23 %, et une surface diminuée de 16 %. Chez Intel, la première génération de transistors gate-all-around, baptisée RibbonFET, est présentée comme offrant jusqu'à 15 % de performance par watt en plus par rapport au FinFET.

La liberté de choisir la largeur du canal

Voici l'avantage le plus subtil, et pourtant l'un des plus précieux pour ceux qui conçoivent les puces. Dans un FinFET, la quantité de courant d'un transistor dépend du nombre d'ailerons qu'on lui donne : un aileron, deux, trois. On ne peut ajuster le courant que par bonds entiers, comme si l'on ne pouvait acheter du tissu qu'au mètre, jamais au centimètre. Cette contrainte, les ingénieurs l'appellent la quantification de la largeur. Le gate-all-around à nanosheets la fait disparaître. Comme les feuillets sont des lamelles horizontales, on peut choisir leur largeur de façon quasiment continue, en fines nuances. Un concepteur peut ainsi tailler précisément le courant dont il a besoin : plus large là où il faut de la puissance, plus étroit là où l'on privilégie l'économie d'énergie et la compacité. Cette souplesse ouvre une marge d'optimisation que le FinFET ne permettait pas, et elle est particulièrement appréciée pour ajuster finement des blocs aussi variés que la logique de calcul, la mémoire cache et les circuits analogiques.

• Efficacité : l'enrobage sur quatre faces réduit fortement les courants de fuite à l'état bloqué, donc la consommation.
• Performance : un meilleur contrôle autorise un courant plus franc à l'état passant, donc des commutations plus rapides ou une tension plus basse.
• Souplesse : la largeur des feuillets se règle en continu, offrant aux concepteurs un ajustement fin impossible avec les ailerons du FinFET.
• Densité : l'architecture accompagne le rétrécissement des dimensions et le rapprochement des transistors, au service d'une plus grande intégration.

Les grands acteurs et leurs noms de baptême

Une particularité amusante du secteur : chaque grand fondeur donne à sa version du gate-all-around un nom commercial différent, alors que le principe physique reste le même. Décoder ces appellations aide à s'y retrouver dans l'actualité technologique.

Samsung et son MBCFET

Samsung a été le premier à porter le gate-all-around en production de masse. Son procédé 3 nanomètres, lancé en juin 2022, s'appuie sur une variante baptisée MBCFET, pour Multi-Bridge-Channel FET. Le nom décrit joliment la structure : plusieurs « ponts » de canal, autrement dit les nanosheets empilés, reliant la source au drain. En prenant cette avance, Samsung est devenu le premier fabricant à commercialiser des puces fondées sur des transistors à nanofeuillets, initialement pour des applications de calcul haute performance et basse consommation.

Intel et son RibbonFET

Intel a nommé sa version RibbonFET, du mot anglais ribbon, « ruban », en référence à la forme en fins rubans des feuillets. L'entreprise a introduit cette architecture sur ses nœuds les plus avancés, en la couplant à une autre innovation notable : l'alimentation par l'arrière de la puce, qu'Intel appelle PowerVia. L'idée est d'amener le courant d'alimentation par la face inférieure du silicium plutôt que par le dessus, ce qui désencombre le dessus pour les connexions de signal. RibbonFET et PowerVia forment ainsi un tandem, l'un modernisant le transistor, l'autre son alimentation.

TSMC et le nœud N2

TSMC, le plus grand fondeur mondial, a conservé le FinFET jusqu'à son nœud 3 nanomètres, puis a franchi le pas du gate-all-around avec son procédé de 2 nanomètres, connu sous le nom de N2, entré en production de volume au quatrième trimestre 2025. Ses nanosheets promettent, par rapport au nœud précédent, un gain de performance de l'ordre de 10 à 15 % à consommation égale, ou une baisse de consommation de 25 à 30 % à performance égale, ainsi qu'une densité de transistors accrue. Le fait que les trois plus grands acteurs de l'industrie — Samsung, Intel et TSMC — aient tous convergé vers le gate-all-around signe la maturité de cette architecture et son statut de nouveau standard pour la décennie.

Pourquoi cela compte pour l'intelligence artificielle

On pourrait croire que ces raffinements d'ingénierie ne concernent qu'un cercle d'initiés. Ils sont pourtant au cœur de l'essor de l'intelligence artificielle contemporaine. Entraîner et faire fonctionner de grands modèles exige une puissance de calcul colossale, dépensée dans d'immenses centres de données où des dizaines de milliers de processeurs graphiques travaillent en parallèle. Pour ces machines, deux paramètres pèsent plus que tout : la quantité de calcul par puce et l'énergie consommée pour l'obtenir.

Plus de calcul par millimètre carré

Le gate-all-around permet de continuer à intégrer davantage de transistors sur une même surface, tout en gardant un contrôle électrostatique sain. Or plus de transistors, c'est plus d'unités de calcul, donc plus de multiplications matricielles — l'opération élémentaire au cœur des réseaux de neurones — exécutées à chaque cycle. Les architectures de puces d'accélération pour l'IA sont particulièrement gourmandes en surface de silicium ; chaque pourcentage de densité gagné se traduit en capacité de traitement supplémentaire pour les modèles.

L'énergie, question centrale

La seconde raison est peut-être la plus importante à long terme. La facture énergétique de l'intelligence artificielle est devenue un sujet de préoccupation légitime, autant économique qu'environnemental. Chaque baisse de consommation par transistor, multipliée par les milliards de transistors d'un accélérateur et par les milliers d'accélérateurs d'un centre de calcul, représente une économie d'énergie considérable. En améliorant l'efficacité de l'interrupteur élémentaire, le gate-all-around agit à la racine même de cette consommation. C'est une contribution discrète mais profonde à une informatique plus sobre, condition nécessaire pour que l'essor de l'IA reste soutenable.

Un progrès qui descend jusqu'à la poche

Ces bénéfices ne restent pas confinés aux centres de calcul. Ils redescendent aussi vers les appareils du quotidien. Faire tourner un modèle d'IA directement sur un téléphone, sans passer par un serveur distant, réclame des transistors à la fois puissants et économes, précisément ce que l'architecture à nanofeuillets favorise. Un assistant qui comprend la parole hors ligne, un appareil photo qui reconnaît la scène en temps réel, une traduction instantanée qui ne quitte jamais l'appareil : toutes ces fonctions gagnent à disposer d'interrupteurs plus efficaces. La souplesse de la largeur de canal évoquée plus haut prend ici tout son sens, car elle permet de tailler séparément les blocs qui doivent être rapides et ceux qui doivent surtout préserver la batterie. Ainsi, une innovation née dans les usines les plus avancées du monde finit par se ressentir, quelques mois plus tard, dans la fluidité d'un geste anodin sur un écran tactile. C'est l'une des beautés de cette industrie : ses conquêtes les plus abstraites se transforment toujours, à l'arrivée, en expériences concrètes et partagées.

L'intelligence artificielle moderne repose, tout en bas de sa pyramide, sur la qualité d'un simple interrupteur. Rendre cet interrupteur plus fin, plus net et plus économe, c'est offrir aux modèles de demain davantage de puissance pour chaque watt dépensé — un progrès invisible qui rend possibles tous les autres.

Après le gate-all-around : ce que prépare la recherche

La belle histoire de la miniaturisation ne s'arrête pas au gate-all-around. Le centre de recherche belge imec, l'un des laboratoires les plus influents du secteur, dessine déjà les architectures qui prolongeront le mouvement une fois le nanosheet arrivé à ses propres limites. Deux pistes se dégagent, et elles poursuivent la même quête : gagner encore de la place et du contrôle.

Le forksheet, un feuillet en fourche

La première piste s'appelle le forksheet, ou « feuillet en fourche ». Dans les circuits logiques, on place côte à côte deux types de transistors complémentaires, dits de type n et de type p. Le forksheet consiste à insérer un mur isolant entre ces deux types, ce qui permet de les rapprocher davantage sans qu'ils se gênent. On gagne ainsi de la surface et l'on augmente la largeur utile de chaque canal. Introduite par imec dès 2017 comme prolongement naturel du nanosheet, cette architecture vise à étendre la famille du gate-all-around vers les nœuds les plus avancés, en attendant la génération suivante.

Le CFET, empiler les transistors complémentaires

La seconde piste est plus ambitieuse encore : le CFET, pour Complementary FET, « transistor complémentaire ». L'idée consiste à ne plus poser les transistors de type n et de type p côte à côte, mais à les empiler carrément l'un au-dessus de l'autre. On passe d'une organisation en surface à une organisation en hauteur, ce qui divise potentiellement par deux l'encombrement d'une cellule logique. Le CFET est encore au stade de la recherche et de la mise au point des procédés de fabrication, et imec le situe à un horizon plus lointain que le forksheet. Il illustre néanmoins une constante remarquable de cette industrie : à chaque fois qu'une limite semble atteinte, une nouvelle géométrie surgit pour repousser l'échéance.

La loi de Moore, prolongée plutôt qu'épuisée

On a souvent annoncé l'essoufflement de la loi de Moore. Le raisonnement paraissait imparable : on ne peut pas indéfiniment réduire un objet qui approche de la taille de quelques atomes. Et pourtant, à chaque palier critique, l'industrie a répondu par une réinvention de la forme du transistor plutôt que par un simple rétrécissement à géométrie constante. Du planaire au FinFET, puis du FinFET au gate-all-around, et demain du gate-all-around au forksheet puis au CFET, c'est toujours la même stratégie : quand on ne peut plus rendre l'objet plus petit sans perdre le contrôle, on lui donne une nouvelle géométrie qui restaure ce contrôle.

Une définition qui évolue avec l'ingéniosité

Cette manière de voir invite à nuancer l'idée reçue selon laquelle la loi de Moore serait morte. Il est vrai que la loi de Dennard, celle qui garantissait des gains d'efficacité automatiques par simple mise à l'échelle proportionnelle, s'est arrêtée vers 2005. Mais la loi de Moore, entendue comme la progression régulière du nombre de transistors utiles par puce, se poursuit — au prix d'une ingéniosité redoublée. Elle ne relève plus d'une mécanique passive ; elle dépend désormais de la créativité des architectes de transistors et de la maîtrise de procédés de fabrication d'une complexité extraordinaire. Le gate-all-around en est l'illustration parfaite : ce n'est pas un simple rétrécissement, c'est une réinvention.

À retenir

Si l'on devait résumer cet article en quelques idées claires, voici celles qu'il faut emporter. Un transistor est un interrupteur commandé par une grille, et toute sa qualité dépend de la fermeté avec laquelle cette grille tient le canal. À mesure que les transistors rapetissaient, la grille perdait prise, ce qui a imposé de passer du canal plat au canal dressé du FinFET, contrôlé par trois faces. Le gate-all-around va au bout de cette logique en couchant le canal en fins feuillets — les nanosheets — que la grille entoure sur leurs quatre faces. Le résultat est un contrôle maximal, moins de fuites, une meilleure efficacité énergétique, davantage de performance et une souplesse de conception inédite grâce à la largeur ajustable des feuillets. Les trois grands fondeurs ont adopté cette architecture entre 2022 et 2025, chacun sous un nom propre, et la recherche prépare déjà ses successeurs, le forksheet et le CFET. Loin de marquer une fin, le gate-all-around prolonge la longue et fascinante trajectoire de la loi de Moore, portée par une industrie qui, chaque fois qu'un mur se dresse, invente une nouvelle façon de le contourner.

Ce qui frappe, au terme de ce parcours, c'est l'élégance d'une idée simple répétée à travers les générations. Envelopper toujours mieux le canal, reprendre face après face le contrôle qui échappe, jusqu'à ne plus laisser aucune surface hors de portée de la grille. Derrière l'aridité apparente des sigles — FinFET, GAA, nanosheet, MBCFET, RibbonFET — se cache l'une des plus belles aventures d'ingénierie de notre époque, celle qui, à l'échelle de quelques atomes, continue de faire tenir la promesse d'un calcul toujours plus abondant et plus économe. Chaque smartphone qui répond, chaque modèle d'IA qui génère un texte, chaque serveur qui apprend, tout cela repose, tout en bas, sur ces feuillets de silicium enrobés de grille que personne ne verra jamais, et qui portent pourtant, discrètement, une part de notre avenir numérique.

Sources

• Applied Materials — Gate-All-Around (présentation de l'architecture GAA et du passage FinFET → nanosheet)
• Lam Research — « FinFETs Give Way to Gate-All-Around » (limites du FinFET, principe du nanosheet)
• Synopsys — « What are Gate-All-Around (GAA) Transistors? » (contrôle électrostatique, largeur de canal ajustable)
• Samsung — Début de production 3 nm GAA / MBCFET, juin 2022 (chiffres de consommation, performance, surface)
• Intel Foundry — RibbonFET et PowerVia (gate-all-around Intel, alimentation par l'arrière)
• TSMC — Technologie 2 nm (N2), transistors nanosheet à gate-all-around (gains de performance et de consommation)
• imec — « Entering the nanosheet transistor era » (contexte industriel du nanosheet)
• imec — Architecture forksheet, prolongement du nanosheet
• imec — CFET (Complementary FET), empilement des transistors complémentaires
• R. Dennard et al. — Rétrospective sur la loi de mise à l'échelle du MOSFET (loi de Dennard, 1974)